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멀티 뱅크로 구성된 메모리의 구조를 분석하는 방법에 있어서,적어도 하나의 메모리 주소에 따라 캐시 라인 단위로 상기 메모리에 접근하는 단계; 상기 캐시 라인 단위로 상기 메모리에 접근하여 상기 적어도 하나의 메모리 주소에 상응하는 데이터에 대한 연산 수행 시간을 산출하는 단계; 상기 산출된 연산 수행 시간에 기반하여 상기 메모리의 구조를 판단하는 단계를 포함하되,상기 메모리의 구조를 판단하는 단계는,상기 산출된 연산 수행 시간이 변화하는 패턴을 분석하여 상기 연산 수행 시간이 증가하는 지점에 상응하는 제1 메모리 주소와 제2 메모리 주소에서 로우 버퍼 충돌이 발생한 것으로 판단하고, 상기 로우 버퍼 충돌이 발생한 상기 제1 메모리 주소와 상기 제2 메모리 주소가 서로 다른 메모리 로우에 매핑되는 것으로 판단하는 것을 특징으로 하는 메모리 구조를 분석하는 방법
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청구항 1에 있어서, 상기 메모리에 접근하는 단계는상기 제1 메모리 주소 및 상기 제2 메모리 주소에 기반하여 상기 메모리에 미리 설정된 반복 횟수만큼 접근하되,상기 제1 메모리 주소에 미리 설정된 주소 크기만큼 증가시켜 상기 제2 메모리 주소를 결정하는 것을 특징으로 하는 메모리 구조를 분석하는 방법
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청구항 2에 있어서, 상기 메모리에 접근하는 단계는상기 제2 메모리 주소와 상기 제1 메모리 주소를 차례로 접근하고, 다시 상기 제1 메모리 주소와 상기 제2 메모리 주소를 차례로 접근하는 것을 특징으로 하는 메모리 구조를 분석하는 방법
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청구항 2에 있어서, 상기 미리 설정된 주소 크기는 64B인 것을 특징으로 하는 메모리 구조를 분석하는 방법
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청구항 1에 있어서, 상기 연산 수행 시간은상기 제1 메모리 주소와 상기 제2 메모리 주소에 상응하는 로우(row)에 포함된 데이터를 로우 단위로 로우 버퍼를 통하여 읽어오는 시간을 기초로 하는 것을 특징으로 하는 메모리 구조를 분석하는 방법
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멀티 뱅크로 구성된 메모리의 구조를 분석하는 장치에 있어서, 적어도 하나의 물리 메모리 주소에 따라 캐시 라인 단위로 상기 메모리에 접근을 요청하는 접근 요청부; 상기 캐시 라인 단위로 상기 메모리에 접근하여 상기 적어도 하나의 물리 메모리 주소에 상응하는 데이터에 대한 연산 수행 시간을 산출하는 버퍼 충돌 확인부; 상기 산출된 연산 수행 시간에 기반하여 상기 메모리의 구조를 판단하는 메모리 구조 판단부를 포함하되,상기 메모리 구조 판단부는,상기 산출된 연산 수행 시간이 변화하는 패턴을 분석하여 상기 연산 수행 시간이 증가하는 지점에 상응하는 제1 메모리 주소와 제2 메모리 주소에서 로우 버퍼 충돌이 발생한 것으로 판단하고, 상기 로우 버퍼 충돌이 발생한 상기 제1 메모리 주소와 상기 제2 메모리 주소가 서로 다른 메모리 로우에 매핑되는 것으로 판단하는 것을 특징으로 하는 메모리 구조를 분석하는 장치
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청구항 9에 있어서, 상기 접근 요청부는,상기 제1 메모리 주소 및 상기 제2 메모리 주소에 기반하여 상기 메모리에 미리 설정된 반복 횟수만큼 접근시키되,상기 제1 메모리 주소에 미리 설정된 주소 크기만큼 증가시켜 상기 제2 메모리 주소를 결정하는 것을 특징으로 하는 메모리 구조를 분석하는 장치
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청구항 9에 있어서, 상기 접근 요청부는,상기 제2 메모리 주소와 상기 제1 메모리 주소를 차례로 접근시키고, 다시 상기 제1 메모리 주소와 상기 제2 메모리 주소를 차례로 접근시키는 것을 특징으로 하는 메모리 구조를 분석하는 장치
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청구항 10에 있어서, 상기 미리 설정된 주소 크기는 64B인 것을 특징으로 하는 메모리 구조를 분석하는 장치
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청구항 9에 있어서, 상기 연산 수행 시간은,상기 제1 메모리 주소와 상기 제2 메모리 주소에 상응하는 로우(row)에 포함된 데이터를 로우 단위로 로우 버퍼를 통하여 읽어오는 시간을 기초로 하는 것을 특징으로 하는 메모리 구조를 분석하는 장치
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