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제1단자에 접지전압이 연결되고 제2단자에 스위칭 트랜지스터(MS)의 게이트 노드(G)가 연결되며, 반전펄스신호(/φ)에 응답하여 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)를 접지시켜 주는 게이트 접지수단(210);상기 반전펄스신호(/φ) 및 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)의 전압인 게이트 전압(VG)에 응답하여 부트스트랩 전압을 출력하는 부트스트랩수단(220);펄스신호(φ)의 위상을 차단시간(△t1)만큼 지연시켜 지연펄스신호(φ′)를 출력하는 펄스지연수단(230);상기 지연펄스신호(φ′)를 입력받아 제어신호(cont_φ′)를 출력하는 제어수단(240);상기 제어신호(cont_φ′)에 응답하여 동작하며, 제1단자에 상기 부트스트랩 전압이 연결되고 제2단자에 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)가 연결되는 전달수단(250); 및상기 펄스신호(φ)에 응답하여 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)에 입력전압(VIN)을 전달하는 초기화수단(260);을 포함하는 것을 특징으로 하는 부트스트랩 회로
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제 1 항에 있어서, 상기 게이트 접지수단(210)은,게이트에 각각 전원전압(VDD)과 상기 반전펄스신호(/φ)가 인가되고, 상기 스위칭 트랜지스터의 게이트 노드(G)와 접지전압 사이에 직렬 연결되는 제1 및 제2 NMOS 트랜지스터(M1,M2)로 이루어진 것을 특징으로 하는 부트스트랩 회로
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제 2 항에 있어서, 상기 부트스트랩수단(220)은,게이트에 상기 반전펄스신호(/φ)가 인가되고 소오스에 접지전압이 인가되는 제3 NMOS 트랜지스터(M3);상기 제3 NMOS 트랜지스터의 드레인에 일단이 연결되는 부트스트랩_커패시터(CB); 드레인에 상기 부트스트랩_커패시터의 타단이 연결되고, 소오스에 전원전압이 인가되며 게이트에 상기 스위칭 트랜지스터의 게이트가 연결되는 제1 PMOS 트랜지스터(M4); 및소오스에 상기 제3 NMOS 트랜지스터의 드레인이 연결되고, 드레인에 입력전압(VIN)이 인가되며, 게이트에 상기 스위칭 트랜지스터의 게이트가 연결되는 제4 NMOS 트랜지스터(M5)로 이루어진 것을 특징으로 하는 부트스트랩 회로
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제 3 항에 있어서, 상기 펄스지연수단(230)은,직렬 연결된 복수의 지연_인버터로 이루어진 것을 특징으로 하는 부트스트랩 회로
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제 4 항에 있어서, 상기 제어수단(240)은,게이트에 상기 지연펄스신호(φ′)가 각각 인가되고 전원전압과 상기 제3 NMOS 트랜지스터의 드레인 사이에 직렬 연결되는 제2 PMOS 트랜지스터(M6)와 제5 NMOS 트랜지스터(M7)로 이루어지는 것을 특징으로 하는 부트스트랩 회로
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제 3 항에 있어서, 상기 전달수단(250)은,상기 부트스트랩수단으로부터 상기 부트스트랩 전압을 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)로 전달하는 것을 특징으로 하는 부트스트랩 회로
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7
제 6 항에 있어서, 상기 초기화수단(260)은,상기 펄스신호(φ)를 입력받아 펄스폭을 초기화시간(△t2)만큼 줄여 반전된 쇼트펄스신호(/shortφ)를 출력하는 쇼트펄스발생기(261);상기 반전된 쇼트펄스신호(/shortφ)를 입력받아 동일한 펄스폭을 가지며, 이를 반전시킨 제1 제어신호(cont_n)와 반전시키지 않은 제2 제어신호(cont_p)를 출력하는 제어기(262); 및상기 제1 제어신호(cont_n)와 제2 제어신호(cont_p)에 응답하고, 입력단에 상기 입력전압(VIN)이 인가되고 출력단에 상기 스위칭 트랜지스터의 게이트가 연결되는 전송게이트(263)를 포함하되, 상기 차단시간(△t1)이 상기 초기화시간(△t2)보다 더 긴 것을 특징으로 하는 부트스트랩 회로
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제 7 항에 있어서, 쇼트펄스발생기(261)는,상기 펄스신호(φ)를 입력받아 위상을 상기 초기화시간(△t2)만큼 지연시키는 지연소자(261-1);상기 지연소자의 출력신호를 반전시키는 제1 인버터(261-2); 및상기 제1 인버터의 출력신호와 상기 펄스신호를 부정논리곱하여 상기 반전된 쇼트펄스신호를 출력하는 NAND 게이트(261-3);로 이루어진 것을 특징으로 하는 부트스트랩 회로
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9
제 8 항에 있어서, 상기 지연소자(261-1)의 출력이 상기 제1 인버터(261-2)의 입력으로 인가되는 것을 특징으로 하는 부트스트랩 회로
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10
제 9 항에 있어서, 상기 제어기(262)는,입력단에 상기 반전된 쇼트펄스신호가 인가되는 제2 인버터(262-1);드레인에 상기 반전된 쇼트펄스신호가 인가되고, 게이트에 상기 제2 인버터의 출력단이 연결되는 제6 NMOS 트랜지스터(M9); 및 소오스에 상기 제1 PMOS 트랜지스터의 드레인이 연결되고, 게이트에 상기 제2 인버터의 출력단이 연결되며, 드레인에 상기 제6 NMOS 트랜지스터의 소오스와 연결되는 제4 PMOS 트랜지스터(M10)로 이루어진 것을 특징으로 하는 부트스트랩 회로,
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