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시간-영역 비교 장치는,제1 입력신호, 제2 입력신호, 제1 출력버스 및 클럭신호를 입력받아 입력전압을 시간에 대한 정보로 변환하고 그 시간차이를 비교하여 제5 출력신호와 제6 출력신호를 출력하는 시간-영역 비교부;상기 제5 출력신호와 상기 제6 출력신호를 인가받아 상기 시간-영역 비교부를 제어하는 상기 제1 출력버스를 출력하는 유한 상태 기계부;를 포함하고,상기 제1 출력버스는 제7 출력신호, 제8 출력신호, 제9 출력신호 및 제10 출력신호를 포함하고 상기 시간-영역 비교부의 일측면에 입력되며,상기 시간-영역 비교부는상기 제1 입력신호, 상기 제2 입력신호, 상기 제1 출력버스 및 상기 클럭신호를 입력받아 시간 정보로 변환하여 제1 출력신호와 제2 출력신호를 출력하는 전압 제어 지연 변환부;상기 제1 출력신호와 상기 제2 출력신호를 증폭하여 제3 출력신호와 제4 출력신호로 출력하는 시간증폭기; 및상기 제3 출력신호와 상기 제4 출력신호의 극성을 감지하여 상기 제3 출력신호와 상기 제4 출력신호의 차가 발생하면 상기 제5 출력신호로 출력하고 상기 제5 출력신호의 반대위상을 상기 제6 출력신호로 출력하는 이진 위상 감지부;를 포함하는 입력 오프셋 보상 기법을 이용하는 시간-영역 비교 장치
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제1 항에 있어서, 전압제어 지연 변환부(110)는,상기 제2 입력신호, 상기 제7출력신호, 상기 제8 출력신호, 상기 제9 출력신호 및 상기 제 10 출력신호를 입력받아 제1 지연 출력신호를 출력하는 제1 지연라인부(111);상기 제1 입력신호, 상기 제11 출력신호, 상기 제12 출력신호, 상기 제13 출력신호 및 상기 제14 출력신호를 입력받고 제2 지연 출력신호를 출력하는 제2 지연라인부(112);상기 클럭신호와 상기 제1 지연라인부(111)의 상기 제1 지연 출력신호 및 상기 제2 지연라인부(112)의 상기 제2 지연 출력신호를 입력받아 상기 제1 출력신호와 상기 제2 출력신호를 출력하는 변환부(113); 및상기 제7출력신호, 상기 제8 출력신호, 상기 제9 출력신호 및 상기 제 10 출력신호를 입력받아 상기 제11 출력신호, 상기 제12 출력신호, 상기 제13 출력신호 및 상기 제 14 출력신호를 출력하는 코드생성부(114);를 포함하고,상기 클럭신호를 입력받아 변환부(113)에서 만들어진 제2 클럭신호를 상기 제1 지연라인부(111)와 상기 제2 지연라인부(112)에 공급하는 입력 오프셋 보상 기법을 이용하는 시간-영역 비교 장치
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제3 항에 있어서, 상기 제1 지연라인부(111)는,소스단자가 전원에 연결되고, 상기 제1 인버터의 출력과 게이트단자가 연결된 제1 게이트, 제3 게이트, 제5 게이트, 제7 게이트 및 제9 게이트;상기 제1 게이트의 드레인단자에 소스단자가 연결되고 접지전압에 게이트단자가 연결된 제2 게이트;상기 제3 게이트의 드레인단자에 소스단자가 연결되고 상기 제7 출력신호에 게이트단자가 연결된 제4 게이트;상기 제5 게이트의 드레인단자에 소스단자가 연결되고 상기 제8 출력신호에 게이트단자가 연결된 제6 게이트;상기 제7 게이트의 드레인단자에 소스단자가 연결되고 상기 제9 출력신호에 게이트단자가 연결된 제8 게이트;상기 제9 게이트의 드레인단자에 소스단자가 연결되고 상기 제10 출력신호에 게이트단자가 연결된 제10 게이트;상기 제2 게이트, 제4 게이트, 제6 게이트, 제8 게이트 및 제10 게이트의 드레인 단자에 공통으로 소스단자가 연결되고 게이트 단자가 상기 제2 입력신호에 연결된 제11 게이트;상기 제11 게이트의 드레인 단자에 소스 단자가 연결되고 게이트 단자는 상기 제2 클럭신호와 연결되고 드레인 단자는 접지전압과 연결된 제12 게이트;를 포함하는 것을 특징으로 하는 입력 오프셋 보상 기법을 이용하는 시간-영역 비교 장치
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제3 항에 있어서, 상기 제2 지연라인부(112)는,소스단자가 전원에 연결되고, 상기 제1 인버터의 출력과 게이트단자가 연결된 제13 게이트, 제15 게이트, 제17 게이트, 제19 게이트 및 제21 게이트;상기 제13 게이트의 드레인단자에 소스단자가 연결되고 상기 제11 출력신호에 게이트단자가 연결된 제14 게이트;상기 제15 게이트의 드레인단자에 소스단자가 연결되고 상기 제12 출력신호에 게이트단자가 연결된 제16 게이트;상기 제17 게이트의 드레인단자에 소스단자가 연결되고 상기 제13 출력신호에 게이트단자가 연결된 제18 게이트;상기 제19 게이트의 드레인단자에 소스단자가 연결되고 상기 제14 출력신호에 게이트단자가 연결된 제20 게이트;상기 제21 게이트의 드레인단자에 소스단자가 연결되고 접지전압에 게이트단자가 연결된 제22 게이트;상기 제14 게이트, 제16 게이트, 제18 게이트, 제20 게이트 및 제22 게이트의 드레인 단자에 공통으로 소스단자가 연결되고 게이트 단자가 상기 제1 입력신호에 연결된 제23 게이트;상기 제23 게이트의 드레인 단자에 소스 단자가 연결되고 게이트 단자는 상기 제2 클럭신호와 연결되고 드레인 단자는 접지전압과 연결된 제24 게이트;를 포함하는 것을 특징으로 하는 입력 오프셋 보상 기법을 이용하는 시간-영역 비교 장치
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제3 항에 있어서, 상기 변환부(113)는,클럭신호와 일측면이 연결된 제1 인버터;상기 제1 인버터의 출력과 일측면이 연결된 제2 인버터;상기 제2 인버터의 출력과 일측면이 연결된 제3 인버터;상기 제3 인버터의 출력과 일측면이 연결된 제4 인버터;소스단자가 전원에 연결되고 게이트단자가 상기 제11 게이트의 드레인단자와 연결되는 제25 게이트;소스단자가 상기 제25 게이트의 드레인단자와 연결되고 게이트 단자가 상기 제1 입력신호와 연결된 제26 게이트;소스단자가 상기 제26 게이트의 드레인단자와 연결되고 게이트 단자가 제11 게이트의 드레인 단자와 연결되고 드레인 단자는 접지전압과 연결된 제27 게이트;소스단자가 전원에 연결되고 게이트단자가 상기 제23 게이트의 드레인단자와 연결되는 제31 게이트;소스단자가 상기 제31 게이트의 드레인단자와 연결되고 게이트 단자가 상기 제2 입력신호와 연결된 제32 게이트;소스단자가 상기 제32 게이트의 드레인 단자와 연결되고 게이트 단자가 상기 제23 게이트의 드레인 단자와 연결되고 드레인 단자는 접지전압과 연결된 제33 게이트;소스단자가 상기 제25 게이트의 드레인단자에 연결되고 게이트 단자가 상기 제31 게이트의 드레인 단자에 연결되는 제28 게이트;소스단자가 상기 제31 게이트의 드레인단자에 연결되고 게이트 단자가 상기 제25 게이트의 드레인 단자에 연결되는 제29 게이트;소스단자가 상기 제28 게이트와 상기 제29 게이트의 드레인단자에 공통연결되고 게이트 단자가 제4 인버터의 출력에 연결되고 드레인단자가 접지전압에 연결된 제30 게이트;상기 제25 게이트의 드레인 단자에 입력단이 연결되어 상기 제1 출력신호를 출력하는 제5 인버터; 및상기 제31 게이트의 드레인 단자에 입력단이 연결되어 상기 제2 출력신호를 출력하는 제6 인버터;를 포함하고,상기 제1 인버터의 출력이 제2 클럭신호로 출력되는 입력 오프셋 보상 기법을 이용하는 시간-영역 비교 장치
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제1항에 있어서, 유한 상태 기계부(200)는,상기 이진 위상 감지부(130)의 상기 제5 출력신호를 입력받는 제1 먹스, 제2 먹스 및 제3 먹스;상기 이진 위상 감지부(130)의 상기 제6 출력신호를 입력받는 제4 먹스;상기 제1 먹스의 출력을 입력받아 제2 출력신호를 출력하는 제1 풀에더;상기 제2 먹스의 출력을 입력받고 상기 제1 풀에더의 일측면에 제1 출력신호를 입력하고 제2 출력신호를 출력하는 제2 풀에더;상기 제3 먹스의 출력을 입력받고 상기 제2 풀에더의 일측면에 제1 출력신호를 입력하고 제2 출력신호를 출력하는 제3 풀에더;상기 제4 먹스의 출력을 입력받고 상기 제3 풀에더의 일측면에 제1 출력신호를 입력하고 제2 출력신호를 출력하는 제4 풀에더;상기 제1 풀에더의 상기 제2 출력신호를 입력받아 상기 제10 출력신호를 내보내고 상기 제1 풀에더의 다른 일측면에 입력하는 제1 디플립플랍;상기 제2 풀에더의 상기 제2 출력신호를 입력받아 상기 제9 출력신호를 내보내고 상기 제2 풀에더의 다른 일측면에 입력하는 제2 디플립플랍;상기 제3 풀에더의 상기 제2 출력신호를 입력받아 상기 제8 출력신호를 내보내고 상기 제3 풀에더의 다른 일측면에 입력하는 제3 디플립플랍;상기 제4 풀에더의 상기 제2 출력신호를 입력받아 상기 제7 출력신호를 내보내고 상기 제4 풀에더의 다른 일측면에 입력하는 제4 디플립플랍;상기 제1 먹스, 상기 제2 먹스, 상기 제3 먹스 및 상기 제4 먹스의 일측면에 플러스 전원을 연결하고, 다른 일측면에 접지전압 또는 마이너스 전원을 연결하고,상기 제1 디플립플랍, 상기 제2 디플립플랍, 상기 제3 디플립플랍 및 상기 제4 디플립플랍에 제2 클럭신호를 공급하는 입력 오프셋 보상 기법을 이용하는 시간-영역 비교 장치
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