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통신 에러 검출 장치 및 이를 구비하는 통신 시스템

  • 기술번호 : KST2015198497
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 수신기에 내장될 뿐만 아니라 안정적인 동작을 수행하는 통신 에러 검출 장치 및 이를 구비하는 통신 시스템을 제공하기 위한 것이다. 본 발명은, 송신기로부터 송신되는 특정한 패턴 데이터가 포함된 송신 신호를 수신하여 처리하는 수신기에 구비되며, 제어 클럭 신호를 출력하는 제어 논리부; 상기 제어 클럭 신호가 입력되고, 기준 데이터를 출력하는 기준 데이터 발생부; 및 상기 패턴 데이터와 상기 기준 데이터가 입력되며, 초기에 상기 패턴 데이터의 시퀀스(sequence)와 상기 기준 데이터의 시퀀스를 일치시키는 초기 데이터 설정 동작을 먼저 수행한 이후에, 상기 송신 신호의 에러를 검출하는 에러 검출부를 구비하는 통신 에러 검출 장치를 제공한다.
Int. CL H04L 1/20 (2006.01.01)
CPC H04L 1/203(2013.01) H04L 1/203(2013.01)
출원번호/일자 1020130082005 (2013.07.12)
출원인 에스케이하이닉스 주식회사, 금오공과대학교 산학협력단
등록번호/일자 10-2079729-0000 (2020.02.14)
공개번호/일자 10-2015-0007691 (2015.01.21) 문서열기
공고번호/일자 (20200220) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.11.17)
심사청구항수 16

출원인

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 금오공과대학교 산학협력단 대한민국 경상북도 구미시

발명자

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번호 이름 국적 주소
1 장영찬 대한민국 경북 구미시
2 이광훈 대한민국 대구 달서구
3 이한열 대한민국 경북 구미시
4 이현배 대한민국 경북 구미시

대리인

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번호 이름 국적 주소
1 이철희 대한민국 서울특별시 강남구 삼성로***길 *, ***호 가디언국제특허법률사무소 (삼성동, 우경빌딩)

최종권리자

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 경기도 이천시
2 금오공과대학교 산학협력단 경상북도 구미시
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2013.07.12 수리 (Accepted) 1-1-2013-0628024-99
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2013.08.22 수리 (Accepted) 1-1-2013-0763817-66
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.12.31 수리 (Accepted) 4-1-2013-5177397-22
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.04.17 수리 (Accepted) 4-1-2014-5047711-41
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.04.27 수리 (Accepted) 4-1-2015-5055330-26
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.11.25 수리 (Accepted) 4-1-2015-5157879-38
7 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2017.11.17 수리 (Accepted) 1-1-2017-1142931-92
8 선행기술조사의뢰서
Request for Prior Art Search		 2018.08.08 수리 (Accepted) 9-1-9999-9999999-89
9 선행기술조사보고서
Report of Prior Art Search		 2018.10.12 발송처리완료 (Completion of Transmission) 9-6-2019-0068083-24
10 의견제출통지서
Notification of reason for refusal		 2019.07.17 발송처리완료 (Completion of Transmission) 9-5-2019-0515197-15
11 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2019.09.04 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0913183-65
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2019.09.04 수리 (Accepted) 1-1-2019-0913182-19
13 등록결정서
Decision to grant		 2020.01.03 발송처리완료 (Completion of Transmission) 9-5-2020-0006808-33
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.04.06 수리 (Accepted) 4-1-2020-5079599-14
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
송신기로부터 송신되는 송신 신호를 수신하여 처리하는 수신기에 구비되는 통신 에러 검출 장치에 있어서,플래그 신호와 리셋 신호 및 외부 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 외부 클럭 신호의 소정 주기 동안 제어 클럭 신호를 출력하며, 상기 소정 주기 경과 시 비활성화되고, 상기 플래그 신호의 활성화 시 상기 제어 클럭 신호를 출력하는 제어 논리부;상기 제어 클럭 신호가 입력되고, 기준 데이터를 출력하는 기준 데이터 발생부; 및상기 송신 신호에 포함된 패턴 데이터, 상기 리셋 신호, 상기 외부 클럭 신호, 상기 기준 데이터, 상기 제어 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 소정 주기 동안 상기 패턴 데이터의 시퀀스(sequence)와 상기 기준 데이터의 시퀀스를 일치시키는 초기 데이터 설정 동작을 수행하며, 상기 패턴 데이터의 시퀀스와 상기 기준 데이터의 시퀀스의 일치 시 상기 플래그 신호를 활성화하고, 상기 플래그 신호의 활성화 동안 상기 패턴 데이터와 상기 기준 데이터를 비교하여 상기 패턴 데이터의 에러를 검출하는 에러 검출부를 구비하고,상기 제어 논리부는 상기 리셋 신호와 상기 외부 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 소정 주기 동안 활성화되는 카운터 인에이블 신호를 출력하는 카운터;상기 카운터 인에이블 신호와 상기 플래그 신호를 수신하고, 상기 카운터 인에이블 신호와 상기 플래그 신호 중 어느 하나가 활성화되면 활성화되는 클럭 인에이블 신호를 출력하는 제1 논리부; 및상기 클럭 인에이블 신호와 상기 외부 클럭 신호를 수신하고, 상기 클럭 인에이블 신호가 활성화되면 상기 외부 클럭 신호에 동기되어 상기 제어 클럭 신호를 출력하는 제2 논리부;를 포함하는 것을 특징으로 하는 통신 에러 검출 장치
2 2
삭제
3 3
제1항에 있어서, 상기 제어 논리부는,상기 에러 검출부에서 출력되는 상기 플래그 신호와 외부에서 제공하는 상기 리셋 신호 및 상기 외부 클럭 신호가 입력되고,상기 리셋 신호가 활성화되면 상기 소정 주기 동안 상기 외부 클럭 신호에 동기되어 상기 제어 클럭 신호를 출력하며,상기 소정 주기 이후에는 상기 제어 클럭 신호를 출력하지 않고 있다가, 상기 초기 데이터 설정 동작이 종료되어 상기 플래그 신호가 활성화되면 상기 제어 클럭 신호를 다시 출력하는 것을 특징으로 하는 통신 에러 검출 장치
4 4
제1항에 있어서, 상기 기준 데이터 발생부는,상기 제어 클럭 신호에 응답하여 상기 기준 데이터를 생성하는 선형 피드백 시프트 레지스터(Linear Feedback Shift Register)를 구비하는 것을 특징으로 하는 통신 에러 검출 장치
5 5
제1항에 있어서, 상기 에러 검출부는,상기 패턴 데이터가 입력되고, 상기 패턴 데이터를 시프팅시켜서 비트(bit) 단위로 병렬로 출력하는 패턴 데이터 시프팅부;상기 기준 데이터가 입력되고, 상기 기준 데이터를 시프팅시켜서 비트 단위로 병렬로 출력하는 기준 데이터 시프팅부;상기 소정 주기 동안 상기 패턴 데이터의 시퀀스와 상기 기준 데이터의 시퀀스를 비교하며, 상기 플래그 신호의 활성화 동안 상기 패턴 데이터 시프팅부로부터 출력되는 비트들과 상기 기준 데이터 시프팅부로부터 출력되는 비트들을 비교하고, 상기 비교 결과 일치하지 않는 비트들이 있으면 에러 신호를 출력하는 데이터 비교부; 및상기 패턴 데이터의 시퀀스와 상기 기준 데이터의 시퀀스의 일치 시 상기 플래그 신호를 활성화하는 제3 논리부;를 구비하는 것을 특징으로 하는 통신 에러 검출 장치
6 6
송신기로부터 송신되는 송신 신호를 수신하여 처리하는 수신기에 구비되는 통신 에러 검출 장치에 있어서,상기 송신 신호에 포함된 패턴 데이터를 복수개로 분리하는 패턴 데이터 분리부;각각, 상기 복수개의 패턴 데이터 중 하나가 입력되고, 상기 입력되는 패턴 데이터의 에러를 검출하는 복수개의 씨드 얼라이너(seed aligner)들; 및상기 복수개의 씨드 얼라이너들로부터 출력되는 에러 신호들을 결합하여 상기 송신 신호의 송신 에러 신호로써 출력하는 출력부;를 구비하고,상기 복수개의 씨드 얼라이너들 각각은, 플래그 신호와 리셋 신호 및 외부 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 외부 클럭 신호의 소정 주기 동안 제어 클럭 신호를 출력하며, 상기 소정 주기 경과 시 비활성화되고, 상기 플래그 신호의 활성화 시 상기 제어 클럭 신호를 출력하는 제어 논리부;상기 제어 클럭 신호가 입력되고, 기준 데이터를 출력하는 기준 데이터 발생부; 및상기 송신 신호에 포함된 패턴 데이터, 상기 리셋 신호, 상기 외부 클럭 신호, 상기 기준 데이터, 상기 제어 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 소정 주기 동안 상기 패턴 데이터의 시퀀스(sequence)와 상기 기준 데이터의 시퀀스를 일치시키는 초기 데이터 설정 동작을 수행하며, 상기 패턴 데이터의 시퀀스와 상기 기준 데이터의 시퀀스의 일치 시 상기 플래그 신호를 활성화하고, 상기 플래그 신호의 활성화 동안 상기 패턴 데이터와 상기 기준 데이터를 비교하여 상기 패턴 데이터의 에러를 검출하는 에러 검출부;를 구비하고,상기 제어 논리부는 상기 리셋 신호와 상기 외부 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 소정 주기 동안 활성화되는 카운터 인에이블 신호를 출력하는 카운터;상기 카운터 인에이블 신호와 상기 플래그 신호를 수신하고, 상기 카운터 인에이블 신호와 상기 플래그 신호 중 어느 하나가 활성화되면 활성화되는 클럭 인에이블 신호를 출력하는 제1 논리부; 및상기 클럭 인에이블 신호와 상기 외부 클럭 신호를 수신하고, 상기 클럭 인에이블 신호가 활성화되면 상기 외부 클럭 신호에 동기되어 상기 제어 클럭 신호를 출력하는 제2 논리부;를 포함하는 것을 특징으로 하는 통신 에러 검출 장치
7 7
제6항에 있어서, 상기 패턴 데이터 분리부는,상기 외부 클럭 신호가 입력되고, 복수개의 내부 클럭 신호들을 생성하며, 상기 복수개의 내부 클럭 신호들의 주파수를 상기 외부 클럭 신호의 주파수보다 낮게 만들어서 출력하는 클럭 분배기; 및상기 패턴 데이터와 상기 복수개의 내부 클럭 신호들을 입력하고, 상기 복수개의 내부 클럭 신호들에 동기되어 상기 패턴 데이터를 복수개로 분리하여 출력하는 디멀티플렉서를 구비하는 것을 특징으로 하는 통신 에러 검출 장치
8 8
삭제
9 9
제6항에 있어서, 상기 출력부는,상기 복수개의 씨드 얼라이너들로부터 출력되는 에러 신호들을 결합하여 상기 송신 에러 신호로써 출력하는 멀티플렉서; 및상기 복수개의 씨드 얼라이너들로부터 출력되는 복수개의 플래그 신호들을 결합하여 하나의 플래그 신호를 출력하는 플래그 신호 발생부를 구비하는 것을 특징으로 하는 통신 에러 검출 장치
10 10
제6항에 있어서,상기 패턴 데이터 분리부는 상기 패턴 데이터를 2개로 분리하여 출력하고,상기 복수개의 씨드 얼라이너들은 2개로 구성되며, 상기 2개의 씨드 얼라이너들은 각각 상기 2개의 패턴 데이터 중 하나를 입력하는 것을 특징으로 하는 통신 에러 검출 장치
11 11
제6항에 있어서, 상기 패턴 데이터 분리부는 상기 패턴 데이터를 4개로 분리하여 출력하고,상기 복수개의 씨드 얼라이너들은 4개로 구성되며, 상기 4개의 씨드 얼라이너들은 각각 상기 4개의 패턴 데이터 중 하나를 입력하는 것을 특징으로 하는 통신 에러 검출 장치
12 12
특정한 패턴 데이터를 생성하여 출력하는 패턴 발생부와, 상기 패턴 데이터를 포함하는 송신 신호를 송신하는 송신부를 포함하는 송신기; 및상기 송신 신호를 수신하는 수신기;를 구비하고,상기 수신기는 통신 에러 검출 장치를 포함하며,상기 통신 에러 검출 장치는,플래그 신호와 리셋 신호 및 외부 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 외부 클럭 신호의 소정 주기 동안 제어 클럭 신호를 출력하며, 상기 소정 주기 경과 시 비활성화되고, 상기 플래그 신호의 활성화 시 상기 제어 클럭 신호를 출력하는 제어 논리부;상기 제어 클럭 신호가 입력되고, 기준 데이터를 출력하는 기준 데이터 발생부; 및상기 패턴 데이터, 상기 리셋 신호, 상기 외부 클럭 신호, 상기 기준 데이터, 상기 제어 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 소정 주기 동안 상기 패턴 데이터의 시퀀스와 상기 기준 데이터의 시퀀스를 일치시키는 초기 데이터 설정 동작을 수행하며, 상기 패턴 데이터의 시퀀스와 상기 기준 데이터의 시퀀스의 일치 시 상기 플래그 신호를 활성화하고, 상기 플래그 신호의 활성화 동안 상기 패턴 데이터와 상기 기준 데이터를 비교하여 상기 패턴 데이터의 에러를 검출하는 에러 검출부;를 포함하고,상기 제어 논리부는, 상기 리셋 신호와 상기 외부 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 소정 주기 동안 활성화되는 카운터 인에이블 신호를 출력하는 제1 카운터;상기 카운터 인에이블 신호와 상기 플래그 신호를 수신하고, 상기 카운터 인에이블 신호와 상기 플래그 신호 중 어느 하나가 활성화되면 활성화되는 클럭 인에이블 신호를 출력하는 제1 논리부; 및상기 클럭 인에이블 신호와 상기 외부 클럭 신호를 수신하고, 상기 클럭 인에이블 신호가 활성화되면 상기 외부 클럭 신호에 동기되어 상기 제어 클럭 신호를 출력하는 제2 논리부;를 포함하는 것을 특징으로 하는 통신 시스템
13 13
제12항에 있어서, 상기 수신기는,상기 통신 에러 검출 장치로부터 출력되는 상기 송신 신호의 에러를 카운트하는 제2 카운터를 더 구비하는 것을 특징으로 하는 통신 시스템
14 14
제12항에 있어서, 상기 송신기의 패턴 발생부와 상기 수신기의 기준 데이터 발생부는 동일한 구조를 갖는 것을 특징으로 하는 통신 시스템
15 15
복수개의 서브 패턴 데이터를 생성하고, 상기 복수개의 서브 패턴 데이터를 하나로 결합한 패턴 데이터를 출력하는 패턴 발생부와, 상기 패턴 발생부에서 출력되는 패턴 데이터를 포함하는 송신 신호를 송신하는 송신부를 포함하는 송신기; 및상기 송신 신호를 수신하는 수신기;를 구비하며,상기 수신기는 통신 에러 검출 장치를 포함하며,상기 통신 에러 검출 장치는,상기 패턴 데이터가 입력되고, 상기 패턴 데이터를 상기 복수개의 서브 패턴 데이터로 분리하는 패턴 데이터 분리부;각각, 상기 복수개의 서브 패턴 데이터 중 하나가 입력되고, 상기 입력되는 서브 패턴 데이터의 에러를 검출하는 복수개의 씨드 얼라이너(seed aligner)들; 및상기 복수개의 씨드 얼라이너들로부터 출력되는 에러 신호들을 결합하여 상기 송신 신호의 송신 에러 신호로써 출력하는 출력부;를 포함하며상기 복수개의 씨드 얼라이너들 각각은, 플래그 신호와 리셋 신호 및 외부 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 외부 클럭 신호의 소정 주기 동안 제어 클럭 신호를 출력하며, 상기 소정 주기 경과 시 비활성화되고, 상기 플래그 신호의 활성화 시 상기 제어 클럭 신호를 출력하는 제어 논리부;상기 제어 클럭 신호가 입력되고, 기준 데이터를 출력하는 기준 데이터 발생부; 및상기 송신 신호에 포함된 패턴 데이터, 상기 리셋 신호, 상기 외부 클럭 신호, 상기 기준 데이터, 상기 제어 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 소정 주기 동안 상기 패턴 데이터의 시퀀스(sequence)와 상기 기준 데이터의 시퀀스를 일치시키는 초기 데이터 설정 동작을 수행하며, 상기 패턴 데이터의 시퀀스와 상기 기준 데이터의 시퀀스의 일치 시 상기 플래그 신호를 활성화하고, 상기 플래그 신호의 활성화 동안 상기 패턴 데이터와 상기 기준 데이터를 비교하여 상기 패턴 데이터의 에러를 검출하는 에러 검출부;를 구비하고,상기 제어 논리부는 상기 리셋 신호와 상기 외부 클럭 신호를 수신하고, 상기 리셋 신호의 활성화 시 상기 소정 주기 동안 활성화되는 카운터 인에이블 신호를 출력하는 카운터;상기 카운터 인에이블 신호와 상기 플래그 신호를 수신하고, 상기 카운터 인에이블 신호와 상기 플래그 신호 중 어느 하나가 활성화되면 활성화되는 클럭 인에이블 신호를 출력하는 제1 논리부; 및상기 클럭 인에이블 신호와 상기 외부 클럭 신호를 수신하고, 상기 클럭 인에이블 신호가 활성화되면 상기 외부 클럭 신호에 동기되어 상기 제어 클럭 신호를 출력하는 제2 논리부;를 포함하는 것을 특징으로 하는 통신 시스템
16 16
제15항에 있어서, 상기 송신기의 패턴 발생부는,외부 클럭 신호가 입력되고, 복수개의 내부 클럭 신호들을 생성하며, 상기 복수개의 내부 클럭 신호들의 주파수를 상기 외부 클럭 신호의 주파수보다 낮게 만들어서 출력하는 클럭 분배기;상기 복수개의 내부 클럭 신호들 중 하나가 입력되고, 상기 복수개의 서브 패턴 데이터 중 하나의 서브 패턴 데이터를 생성하는 패턴 발생기;상기 복수개의 내부 클럭 신호들 중 상기 패턴 발생기로 입력되지 않는 모든 내부 클럭 신호 및 상기 패턴 발생기로부터 출력되는 서브 패턴 데이터가 입력되고, 상기 입력되는 하나 이상의 클럭 신호에 동기되어 상기 입력되는 서브 패턴 데이터를 시프팅시켜서 하나 이상의 서브 패턴 데이터를 생성하여 출력하는 시프팅부; 및상기 패턴 발생기에서 출력되는 서브 패턴 데이터와 상기 시프팅부에서 출력되는 하나 이상의 서브 패턴 데이터를 하나로 결합하여 상기 패턴 발생부의 패턴 데이터로써 출력하는 결합부를 구비하는 것을 특징으로 하는 통신 시스템
17 17
삭제
18 18
제15항에 있어서, 상기 송신기의 패턴 발생부에서 생성되는 복수개의 서브 패턴 데이터와 상기 복수개의 씨드 얼라이너들의 기준 데이터 발생부에서 발생되는 복수개의 기준 데이터는 동일한 데이터 시퀀스를 갖는 것을 특징으로 하는 통신 시스템
19 19
제15항에 있어서, 상기 송신기의 패턴 발생부에서 발생되는 복수개의 서브 패턴 데이터의 개수와 상기 복수개의 씨드 얼라이너들의 개수는 동일한 것을 특징으로 하는 통신 시스템
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.