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웨이퍼 레벨 패키징된 소자와 그 제조방법

  • 기술번호 : KST2015200674
  • 담당센터 : 광주기술혁신센터
  • 전화번호 : 062-360-4654
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 웨이퍼 레벨 패키징된 소자의 제조방법에 관한 것으로서, 제1칩의 웨이퍼와, 웨이퍼를 관통하거나 관통하지 않는 홈을 포함하는 제2칩의 웨이퍼를 본딩하는 단계와, 상기 제2칩의 웨이퍼에 형성된 홈 사이로 탐침을 삽입하여 소자의 전기적 특성을 측정하는 단계와, 상기 홈을 기준으로 상기 제1칩의 웨이퍼 및 제2칩의 웨이퍼를 동시에 소잉하는 단계 및 상기 단계에서 칩 형태로 절단된 소자를 기판과 전기적으로 연결하는 단계를 포함한다.본 발명에 따르면 단일 패키지 내에서 전자소자 및 광소자를 다층으로 적층하는 웨이퍼 레벨 패키지에서 다기능 또는 다종의 칩을 적층하는 데 소요되는 공정 시간을 획기적으로 절감하여 비용을 줄이고 전기적 측정 시간과 비용 역시 절감하여 경제적인 효과를 얻을 수 있다.웨이퍼, 패키지, 반도체, 탐침, 소잉, 홈
Int. CL H01L 23/12 (2006.01.01)
CPC
출원번호/일자 1020060065309 (2006.07.12)
출원인 한국광기술원
등록번호/일자
공개번호/일자 10-2008-0006299 (2008.01.16) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.07.12)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 한국광기술원 대한민국 광주광역시 북구

발명자

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번호 이름 국적 주소
1 황성환 대한민국 광주 광산구
2 노병섭 대한민국 광주광역시 북구
3 임정운 대한민국 광주 북구

대리인

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번호 이름 국적 주소
1 황이남 대한민국 서울시 송파구 법원로 ***, ****호 (문정동, 대명벨리온지식산업센터)(아시아나국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2006.07.12 수리 (Accepted) 1-1-2006-0497427-14
2 의견제출통지서
Notification of reason for refusal
2007.06.26 발송처리완료 (Completion of Transmission) 9-5-2007-0352360-13
3 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2007.08.27 수리 (Accepted) 1-1-2007-0622338-83
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2007.08.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0622337-37
5 의견제출통지서
Notification of reason for refusal
2007.12.28 발송처리완료 (Completion of Transmission) 9-5-2007-0705909-69
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2008.02.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0135762-73
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2008.02.25 수리 (Accepted) 1-1-2008-0135763-18
8 심사처리보류(연기)보고서
Report of Deferment (Postponement) of Processing of Examination
2008.06.30 발송처리완료 (Completion of Transmission) 9-6-2008-0019668-16
9 의견제출통지서
Notification of reason for refusal
2008.07.25 발송처리완료 (Completion of Transmission) 9-5-2008-0391502-04
10 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2008.09.24 수리 (Accepted) 1-1-2008-0671417-64
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2008.10.15 수리 (Accepted) 1-1-2008-0717677-85
12 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2008.10.15 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0717673-03
13 거절결정서
Decision to Refuse a Patent
2009.02.24 발송처리완료 (Completion of Transmission) 9-5-2009-0083740-07
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.07.03 수리 (Accepted) 4-1-2020-5148105-81
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.07.09 수리 (Accepted) 4-1-2020-5153634-39
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1칩의 웨이퍼와, 웨이퍼를 관통하거나 관통하지 않는 홈을 포함하는 제2칩의 웨이퍼를 본딩하는 단계;상기 제2칩의 웨이퍼에 형성된 홈 사이로 탐침을 삽입하여 소자의 전기적 특성을 측정하는 단계; 상기 홈을 기준으로 상기 제1칩의 웨이퍼 및 제2칩의 웨이퍼를 동시에 소잉하는 단계; 및상기 단계에서 칩 형태로 절단된 반도체 소자를 기판과 전기적으로 연결하는 단계를 포함하는 웨이퍼레벨 패키징된 소자의 제조방법
2 2
제 1항에 있어서, 상기 칩 형태의 반도체 소자와 기판의 전기적 연결은 와이어 본딩 방법과 플립칩 본딩 방법 중에서 선택하는 것을 특징으로 하는 웨이퍼레벨 패키징된 소자의 제조방법
3 3
제 1항에 있어서, 상기 제2칩 웨이퍼의 홈은 그 모양은 직사각형 또는 긴 타원형이고, 그 너비는 상기 제1칩의 웨이퍼 상에 구비된 칩들에서 인접하는 두 개의 칩 간격 또는 200㎛ 중 어느 하나보다 넓은 것을 특징으로 하는 웨이퍼레벨 패키징된 소자의 제조방법
4 4
제 1항에 있어서, 상기 제2칩의 웨이퍼의 홈은 웨이퍼가 칩 상태로 완전히 분리되지 않도록 직사각형의 칩 모서리에 하나 이상 형성하는 것을 특징으로 하는 웨이퍼레벨 패키징된 소자의 제조방법
5 5
제 1항에 있어서, 상기 제1칩의 웨이퍼와 제2칩의 웨이퍼를 본딩한 후, 제2칩의 웨이퍼 위에 하나 이상의 웨이퍼를 본딩하는 단계를 추가로 더 포함하는 웨이퍼레벨 패키징된 소자의 제조방법
6 6
제 5항에 있어서, 상기 제2칩의 웨이퍼 위에 하나 이상의 웨이퍼를 본딩하는 것은, 상기 제2칩의 웨이퍼 및 그 위에 적층될 웨이퍼 상에 표시된 정렬용 마크에 따라 정렬하는 과정을 수행하면서 본딩하는 것을 특징으로 하는 웨이퍼레벨 패키징된 소자의 제조방법
7 7
제 5항에 있어서, 상기 제2칩 웨이퍼 위에 추가로 본딩되는 웨이퍼는 웨이퍼를 관통하거나 관통하지 않는 홈을 포함하는 것을 특징으로 하는 웨이퍼레벨 패키징된 소자의 제조방법
8 8
제 7항에 있어서, 상기 홈의 너비는 상기 제2칩의 웨이퍼에 형성된 홈보다 넓거나 같은 것을 특징으로 하는 웨이퍼레벨 패키징된 소자의 제조방법
9 9
제 1항 또는 제 7항에 있어서, 상기 관통하지 않는 홈을 포함하는 웨이퍼의 경우는 웨이퍼를 본딩한 이후에 그 웨이퍼 후면을 연마하여 완전히 관통하도록 홈을 형성하는 것을 특징으로 하는 웨이퍼레벨 패키징된 소자의 제조방법
10 10
제 1항 또는 제 5항에 있어서, 상기 웨이퍼의 본딩은 솔더볼 또는 접착물질을 이용하는 것을 특징으로 하는 웨이퍼레벨 패키징된 소자의 제조방법
11 11
제 1항 내지 제 10항 중 어느 하나의 항에 의한 방법으로 제조한 웨이퍼레벨 패키징된 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.