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반도체 기판, 상기 기판 상에 소스 및 드레인 영역을 형성하고 상기 기판을 식각한 트랜치 채널을 포함하는 트랜치형 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 트랜치형 게이트 구조체는
상기 기판을 식각하여 상기 소스 및 드레인 영역보다 낮게 형성된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역,
상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 형성되는 제 1 터널링 절연막,
상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 4 nm 이하 두께의 실리콘 질화막(Si3N4)으로 형성되는 제 2 터널링 절연막,
상기 제 2 터널링 절연막 상에 상기 실리콘 질화막보다 전도대 에너지 준위가 낮으며 유전율은 더 큰 10nm 이하 두께의 하프늄 산화막(HfO2)으로 형성되는 전하 트랩층,
상기 전하 트랩층 상에 상기 하프늄 산화막보다 전도대의 에너지 준위가 높으며 가전자대 에너지 준위가 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 형성되는 블로킹 절연막, 및
상기 블로킹 절연막 상에 형성되면서 4
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제1항에 있어서, 상기 트랜치 채널은 상기 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역보다 더 낮게 형성되고 상기 제 1 터널링 절연막과 제 2 터널링 절연막은 비대칭 배리어 구조인 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자
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반도체 기판, 상기 기판 상에 소스 및 드레인 영역을 형성하고 상기 기판을 식각한 트랜치 채널을 포함하는 트랜치형 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 트랜치형 게이트 구조체는
상기 기판을 식각하여 상기 소스 및 드레인 영역보다 낮게 형성된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역,
상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 형성되는 제 1 터널링 절연막,
상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 4 nm 이하 두께의 실리콘 질화막(Si3N4)으로 형성되는 제 2 터널링 절연막,
상기 제 2 터널링 절연막 상에 상기 실리콘 질화막보다 전도대 에너지 준위가 낮으며 유전율은 더 큰 10nm 이하 두께로 형성되는 전하 트랩층,
상기 전하 트랩층 상에 하프늄 산화막보다 전도대의 에너지 준위가 높으며 가전자대 에너지 준위가 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 형성되는 블로킹 절연막, 및
상기 블로킹 절연막 상에 형성되면서 4
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제1항에 있어서, 상기 게이트 전극층은 TiN, TaN, Ni, Ir 또는 Pt의 재료를 사용하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자
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반도체 기판 상에 소스와 드레인을 형성한 후 상기 반도체 기판을 식각하여 상기 소스 및 드레인의 영역보다 낮게 형성된 트랜치 채널을 형성하는 단계;
상기 식각된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역을 형성하는 단계;
상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 이루어진 제 1 터널링 절연막을 형성하는 단계;
상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 4 nm 이하 두께의 실리콘 질화막(Si3N4)으로 이루어진 제 2 터널링 절연막을 형성하는 단계;
상기 제 2 터널링 절연막 상에 상기 실리콘 질화막(Si3N4)보다 전도대 에너지 준위가 낮으면서 유전율은 더 큰 10nm 이하 두께의 하프늄 산화막(HfO2)으로 이루어진 전하 트랩층을 형성하는 단계;
상기 전하 트랩층 상에 상기 하프늄 산화막(HfO2)보다 전도대의 에너지 준위가 높으면서 가전자대 에너지 준위는 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 이루어진 블로킹 절연막을 형성하는 단계 및,
상기 블로킹 절연막 상에 4
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제5항에 있어서, 상기 트랜치 채널을 상기 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역보다 더 낮게 형성하는 단계를 더 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법
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반도체 기판 상에 소스와 드레인을 형성한 후 상기 반도체 기판을 식각하여 상기 소스 및 드레인의 영역보다 낮게 형성된 트랜치 채널을 형성하는 단계;
상기 식각된 트랜치 채널의 사이드 벽면에 사이드월 스페이서(sidewall spacer) 구조의 소스 및 드레인 확장(Source Drain Extension : SDE) 영역을 형성하는 단계;
상기 트랜치 채널 상에 2 nm 이하 두께의 실리콘 산화막(SiO2)으로 이루어진 제 1 터널링 절연막을 형성하는 단계;
상기 제 1 터널링 절연막 상에 상기 제 1 터널링 절연막보다 유전율은 더 크고 전도대 에너지는 더 낮으면서 4 nm 이하 두께의 실리콘 질화막(Si3N4)으로 이루어진 제 2 터널링 절연막을 형성하는 단계;
상기 제 2 터널링 절연막 상에 상기 실리콘 질화막(Si3N4)보다 전도대 에너지 준위가 낮으면서 유전율은 더 큰 10nm 이하 두께로 이루어진 전하 트랩층을 형성하는 단계;
상기 전하 트랩층 상에 하프늄 산화막(HfO2)보다 전도대의 에너지 준위가 높으면서 가전자대 에너지 준위는 낮은 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 이루어진 블로킹 절연막을 형성하는 단계 및,
상기 블로킹 절연막 상에 4
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제5항에 있어서, 상기 게이트 전극층은 TiN, TaN, Ni, Ir 또는 Pt의 재료를 사용하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법
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