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저전압 전원단자 (VDDL)의 전압 레벨을 갖는 전압 파형을 고전압 전원단자 (VDDH)의 전압 레벨을 갖는 전압 파형으로 바꾸어 주는 기능을 수행하는 레벨 시프터 회로에 있어서, 상기 레벨 시프터 회로는 고전압 전원단자 (VDDH)와 접지단자 (VSS)의 사이에 서로 마주보고 있는 제 1 PMOS 트랜지스터 (MP1)와 제 2 PMOS 트랜지스터 (MP2)와, 제 1 NMOS 트랜지스터 (MN1)와 제 2 NMOS 트랜지스터 (MN2)로 구성된 메인 레벨 시프터 회로와,; 제 3 PMOS 트랜지스터 (MP3)와 제 4 PMOS 트랜지스터 (MP4)와 제 5 PMOS 트랜지스터 (MP5)와 제 6 PMOS 트랜지스터 (MP6)와 제 3 NMOS 트랜지스터 (MN3) 및 제 4 NMOS 트랜지스터 (MN4)로 구성된 보조 레벨 시프터 회로 및; 출력 노드의 부하를 개념적으로 표시한 제 1 부하 커패시터 (C1)와 제 2 부하 커패시터 (C2)와 저전압 전원단자 (VDDL)와 접지단자 (VSS) 사이의 제 1 인버터 (IV1)를 포함하고, 상기 회로에서 제 1 PMOS 트랜지스터 (MP1)의 드레인 단자는 제 1 NMOS 트랜지스터 (MN1)의 드레인 단자와 연결되고 동시에 제 2 부하 커패시터 (C2)를 구동하는 제 2 출력 노드 (OUTB)로 연결되고, 제 2 PMOS 트랜지스터 (MP2)의 드레인 단자는 제 2 NMOS 트랜지스터 (MN2)의 드레인 단자와 연결되고 동시에 제 1 부하 커패시터 (C1)를 구동하는 제 1 출력 노드 (OUT)로 연결되고, 제 1 NMOS 트랜지스터 (MN1)의 게이트 단자는 제 1 인버터 (IV1)의 출력인 제 2 입력 노드 (INB)에 의해서 구동되고, 제 1 인버터 (IV1)의 입력은 제 1 입력 노드 (IN)에 의해서 구동되고, 또한 제 1 입력 노드 (IN)는 제 2 NMOS 트랜지스터 (MN2)의 게이트를 구동하도록 되어 있고, 또한 상기 회로에서 제 1 PMOS 트랜지스터 (MP1)의 게이트 단자는 제 5 PMOS 트랜지스터 (MP5)의 드레인 단자와 제 3 NMOS 트랜지스터 (MN3)의 드레인 단자와 연결되고 동시에 제 4 PMOS 트랜지스터 (MP4)의 게이트 단자에 연결되고, 제 2 PMOS 트랜지스터 (MP2)의 게이트 단자는 제 6 PMOS 트랜지스터 (MP6)의 드레인 단자와 제 4 NMOS 트랜지스터 (MN4)의 드레인 단자와 연결되고 동시에 제 3 PMOS 트랜지스터 (MP3)의 게이트 단자에 연결되고, 또한 제 5 PMOS 트랜지스터 (MP5)의 게이트 단자와 제 3 NMOS 트랜지스터 (MN3)의 게이트 단자는 제 1 입력 노드 (IN)에 의해서 구동되고, 제 6 PMOS 트랜지스터 (MP6)의 게이트 단자와 제 4 NMOS 트랜지스터 (MN4)의 게이트 단자는 제 2 입력 노드 (INB)에 의해서 구동되고, 제 5 PMOS 트랜지스터 (MP5)의 소스 단자는 제 3 PMOS 트랜지스터 (MP3)의 드레인 단자와 연결되고, 제 6 PMOS 트랜지스터 (MP6)의 소스 단자는 제 4 PMOS 트랜지스터 (MP4)의 드레인 단자와 연결된 구조인 것을 특징으로 하는 레벨 시프터 회로
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