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결정립계가 소자의 채널 내에 존재하지 않는 경우의 커패시턴스-전압 특성 및 결정립계가 소자의 채널 내에 존재하는 경우의 커패시턴스-전압 특성을 각각 검출하는 커패시턴스-전압 특성 검출모듈과,상기 커패시턴스-전압 특성 검출모듈에서 검출된 각각의 커패시턴스-전압 특성을 서로 비교하고 그 결과의 차를 이용하여 커패시턴스의 변화()를 추출하는 커패시턴스 변화 추출부와,상기 커패시턴스 변화 추출부에서 추출된 커패시턴스의 변화를 이용하여 소자의 채널 내 결정립계의 위치를 산출하는 결정립 경계위치 산출부를 포함하여 구성되는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치
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제 1 항에 있어서, 상기 커패시턴스-전압 특성 검출모듈은 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나 이상의 커패시턴스-전압 특성을 검출하는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치
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제 2 항에 있어서, 상기 커패시턴스-전압 특성 검출모듈은결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 존재하지 않는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나를 검출하는 제 1 검출부와,결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 존재하는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나를 검출하는 제 2 검출부를 포함하여 구성되는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치
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제 1 항에 있어서, 상기 커패시턴스-전압 특성 검출모듈은 결정립계가 소자의 채널 내에 2개 이상 존재하는 경우, 일 측으로 게이트-드레인 간 커패시턴스-전압 특성을 검출하고, 타 측으로 게이트-소스 간 커패시턴스-전압 특성을 검출하며,상기 결정립 경계위치 산출부는 일 측의 게이트-드레인 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 1 채널 내 결정립계의 위치를 산출하고, 타 측의 게이트-소스 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 2 채널 내 결정립계의 위치를 산출하는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치
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제 1 항에 있어서,상기 결정립 경계위치 산출부는 수식 를 이용하여 소자의 채널 내 결정립계의 위치()를 산출하며, 이때, 상기 는 소자(게이트)의 두께, 상기 는 커패시턴스의 변화값, 상기 는 결정립계가 채널 내에 존재하지 않는 소자에서 검출된 커패시턴스 값을 나타내는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치
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(A) 채널 내에 결정립계가 존재하지 않는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나인 제 1 커패시턴스-전압 특성을 검출하는 단계와,(B) 채널 내에 결정립계가 존재하는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나인 제 2 커패시턴스-전압 특성을 검출하는 단계와,(C) 상기 검출된 제 1, 2 커패시턴스-전압 특성을 서로 비교하고 그 결과의 차를 이용하여 결정립계의 위치에 의존하는 커패시턴스의 변화()를 추출하는 단계와,(D) 상기 추출된 커패시턴스의 변화를 이용하여 소자의 채널 내 결정립계의 위치를 산출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법
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제 6 항에 있어서, 상기 (D) 단계는수식 를 이용하여 소자의 채널 내 결정립계의 위치()를 산출하며, 이때, 상기 는 소자(게이트)의 두께, 상기 는 커패시턴스의 변화값, 상기 는 결정립계가 채널 내에 존재하지 않는 소자에서 검출된 커패시턴스 값을 나타내는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법
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제 6 항에 있어서, 상기 (B) 단계는결정립계가 소자의 채널 내에 2개 이상 존재하는 경우, 일 측으로 게이트-드레인 간 커패시턴스-전압 특성을 검출하는 단계와,타 측으로 게이트-소스 간 커패시턴스-전압 특성을 검출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법
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제 8 항에 있어서, 상기 (D) 단계는 결정립계가 소자의 채널 내에 2개가 존재하는 경우, 일 측의 게이트-드레인 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 1 채널 내 결정립계의 위치를 산출하는 단계와,타 측의 게이트-소스 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 2 채널 내 결정립계의 위치를 산출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법
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