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기판, 상기 기판 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하고, 채널 영역을 포함하는 반도체층, 상기 반도체층 위에 위치하고 서로 마주보는 소스 전극 및 드레인 전극 그리고 상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 포함하고, 상기 반도체층은 상기 소스 전극 및 상기 게이트 전극과 중첩하는 제1 부분과 상기 드레인 전극 및 상기 게이트 전극과 중첩하는 제2 부분을 포함하고, 상기 반도체층은 위로 돌출된 언덕부를 포함하고, 상기 언덕부는 상기 제1 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 크고, 상기 반도체층의 제1 부분과 중첩하는 상기 소스 전극의 상부면의 최대 높이는 상기 반도체층의 제2 부분과 중첩하는 상기 드레인 전극의 최대 높이 보다 큰 박막 트랜지스터 표시판
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제1항에서,상기 반도체층의 제1 부분 위에 위치하는 상기 소스 전극은 상기 반도체층의 채널 영역을 중심으로 상기 언덕부보다 후퇴하여 위치하는 박막 트랜지스터 표시판
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제2항에서,상기 채널 영역은 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 박막 트랜지스터 표시판
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제3항에서, 상기 반도체층의 제1 부분과 중첩하는 상기 보호막의 제1 부분의 상부면은 상기 반도체층의 제2 부분과 중첩하는 상기 보호막의 제2 부분의 상부면보다 높은 박막 트랜지스터 표시판
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제4항에서,상기 보호막은 상기 소스 전극과 상기 드레인 전극 사이에서 노출된 상기 반도체층 부분을 덮는 박막 트랜지스터 표시판
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삭제
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제1항에서,상기 언덕부의 두께를 상기 반도체층의 제1 부분의 두께에서 상기 반도체층의 제2 부분의 두께를 뺀 값이라고 할 때, 상기 언덕부의 두께는 20nm 내지 50nm인 박막 트랜지스터 표시판
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제1항에서,상기 반도체층과 상기 보호막 사이에 위치하는 식각 방지막을 더 포함하는 박막 트랜지스터 표시판
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제8항에서,상기 식각 방지막은 상기 식각 방지막의 양쪽 가장자리에서 각각 상기 소스 전극과 상기 드레인 전극과 중첩하는 박막 트랜지스터 표시판
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제9항에서,상기 소스 전극과 인접하는 상기 식각 방지막의 한쪽 가장자리는 상기 반도체층의 언덕부와 중첩하는 박막 트랜지스터 표시판
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제10항에서,상기 식각 방지막의 한쪽 가장자리는 위로 돌출되어 있는 박막 트랜지스터 표시판
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제11항에서,상기 반도체층의 언덕부, 상기 식각 방지막의 한쪽 가장자리 및 상기 소스 전극의 가장자리가 모두 중첩하는 박막 트랜지스터 표시판
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제8항에서,상기 언덕부의 두께를 상기 반도체층의 제1 부분의 두께에서 상기 반도체층의 제2 부분의 두께를 뺀 값이라고 할 때, 상기 언덕부의 두께는 20nm 내지 50nm인 박막 트랜지스터 표시판
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제13항에서,상기 식각 방지막의 한쪽 가장자리가 상기 반도체층의 언덕부와 중첩하는 부분의 폭은 5um 이하인 박막 트랜지스터 표시판
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제14항에서,상기 소스 전극의 가장자리가 상기 식각 방지막의 한쪽 가장자리와 중첩하는 부분의 폭은 7
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제15항에서,상기 반도체층의 제1 부분 위에 위치하는 상기 소스 전극은 상기 반도체층의 채널 영역을 중심으로 상기 언덕부보다 후퇴하여 위치하는 박막 트랜지스터 표시판
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제1항에서,상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 표시판
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제1항에서,상기 보호막 위에 위치하는 화소 전극을 더 포함하고,상기 보호막은 접촉 구멍을 갖고, 상기 접촉 구멍을 통해 상기 화소 전극과 상기 드레인 전극이 연결되는 박막 트랜지스터 표시판
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