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데이터라인 리던던시 회로

  • 기술번호 : KST2015201767
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 데이터라인 리던던시 회로에 관한 것으로, 보다 상세하게는 n개의 일반 데이터라인 및 여분의 데이터라인 (RDL: Redundant Dataline)으로 구성되는 n+1개의 데이터라인과,; n개의 입출력라인과,; 상기 각 데이터라인과 입출력라인을 순차적으로 교호연결하며 스위칭되는 Sk 로 표시되는 2n개의 데이터라인 스위치 및; 상기 Sk 및 Sk+1로 표시되는 한 쌍의 데이터라인 스위치의 콘트롤 신호를 제어하며 SLq로 표시되는 n개의 시프트로직 회로를 포함하는 것을 특징으로 하는 데이터라인 리던던시 회로에 관한 것으로, 본 발명은 종래의 데이터라인 리던던시 회로의 문제인 데이터라인 피치에 1개의 비교기(Comparator)와 콘트롤 로직(Control Logic)이 포함되어야 하는 문제점을 해결하고 종래의 회로에 비해서 훨씬 더 간단한 구현이 가능한 데이터라인 리던던시 회로를 제공한다. 데이터, 리던던시, 메모리, 시프트로직 회로
Int. CL G11C 29/00 (2006.01)
CPC G11C 29/70(2013.01) G11C 29/70(2013.01) G11C 29/70(2013.01)
출원번호/일자 1020070047993 (2007.05.17)
출원인 국민대학교산학협력단
등록번호/일자
공개번호/일자 10-2008-0101353 (2008.11.21) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.05.17)
심사청구항수 1

출원인

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번호 이름 국적 주소
1 국민대학교산학협력단 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 민경식 대한민국 서울시 서대문구

대리인

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번호 이름 국적 주소
1 권용준 대한민국 경기도 화성시 동탄기흥로*** 더퍼스트타워쓰리제**층 제****호, 제****-*호(특허법인다인)

최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2007.05.17 수리 (Accepted) 1-1-2007-0362743-39
2 선행기술조사의뢰서
Request for Prior Art Search
2007.12.21 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2008.01.15 수리 (Accepted) 9-1-2008-0003941-96
4 의견제출통지서
Notification of reason for refusal
2008.06.30 발송처리완료 (Completion of Transmission) 9-5-2008-0349667-98
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2008.09.01 수리 (Accepted) 1-1-2008-0620631-44
6 [지정기간단축]기간연장(단축, 경과구제)신청서
[Reduction of Designated Period] Request for Extension of Period (Reduction, Expiry Reconsideration)
2008.09.01 수리 (Accepted) 1-1-2008-0620633-35
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2008.09.01 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0620630-09
8 의견제출통지서
Notification of reason for refusal
2009.01.05 발송처리완료 (Completion of Transmission) 9-5-2009-0004759-88
9 거절결정서
Decision to Refuse a Patent
2009.04.07 발송처리완료 (Completion of Transmission) 9-5-2009-0149811-76
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2016.03.14 수리 (Accepted) 4-1-2016-5032192-73
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
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불량 데이터라인을 인접한 다른 정상 데이터라인으로 대치하는 기능을 수행하여 메모리 회로의 불량률을 저감시키는 메모리 회로에서 사용되는 데이터라인 리던던시 회로에 있어서,상기의 데이터라인 리던던시 회로는 제 0 데이터라인 (DL0)에서부터 제 n-1 데이터라인 (DLn-1)까지의 n개의 데이터라인 및 제 n 데이터라인 (RDL: Redundant Dataline)으로 구성되는 총 n+1 개의 데이터라인과,;제 0 입출력라인 (IO0)에서부터 제 n-1 입출력라인 (IOn-1)까지의 n개의 입출력라인과,;제 n′데이터라인(n′=0 내지 n-1의 정수) 및 제 n 데이터라인 (RDL: Redundant Dataline)과 제 n″ 입출력라인(n″=0 내지 n-1의 정수)을 순차적으로 교호연결하며 스위칭되는 Sk 로 표시되는 2n 개의 데이터라인 스위치(k=0 내지 2n-1의 정수이되, 제 n 데이터라인 (RDL: Redundant Dataline)과 제 0 입출력라인 (IO0)을 연결하는 데이터라인 스위치는 제0 데이터라인 스위치(S0)로 정의) 및; 상기 Sk 및 Sk+1로 표시되는 한 쌍의 데이터라인 스위치(여기서, k=2n′)의 콘트롤 신호를 제어하며 SLq(q=0 내지 n-1의 정수이고 k/2)로 표시되는 n개의 시프트로직 회로를 포함하는 것을 특징으로 하는 데이터라인 리던던시 회로
2 2
제1항에 있어서,상기 시프트로직 회로 (SLq)는 제 q NAND 게이트 (Nq)의 출력이 제 q INV 게이트 (Iq)의 입력으로 들어가는 구조로 이루어져 있고, 제 q NAND 게이트 (Nq)의 두 개의 입력은 각각 앞단의 시프트로직 회로 (SLq-1)의 제 q-1 INV 게이트 (Iq-1)의 출력과 디코더회로의 제 q 출력신호 (Dq)이며 (단, q=0일 때는 제 q NAND 게이트 (Nq)의 두 개의 입력은 각각 전원단자 전압 (VDD)과 디코더회로의 제 q 출력신호 (Dq)이며);이때 제 q NAND 게이트 (Nq)의 출력은 제 2q+1 데이터라인 스위치 (S2q+1)의 컨트롤 신호로 들어가며 제 q INV 게이트 (Iq)의 출력은 제 2q 데이터라인 스위치 (S2q)의 컨트롤 신호로 들어가는 구조로 된 것을 특징으로 하는 데이터라인 리던던시 회로
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.