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게이트 전극, 게이트 절연막(gate dielectric), 반도체(semiconductor) 및 보호막을 포함하는 박막 트랜지스터(Thin Film Transistor, TFT)에서 전하 포획 및 방출에 따른 문턱 전압 이동 모델링 방법에 있어서,상기 게이트 절연막과 반도체 사이의 접합면(이하, ''인터페이스''라 함)을 기준으로, 단일 수치의 에너지 위치(Ei)와 공간의 위치(xi)에 받아들일 수 있는 전하 운반자 수를 표시하는 밀도를 이산 상태(Ni)라고 정의할 때, Aji(t)는 박막 트랜지스터의 구성 물질, 동작환경 및 상태밀도의 위치에 의해 결정되는 교환 상수로서, 전하운반자가 Nj에서 Ni로 이동되는 비율이고, Bij(t)는 박막 트랜지스터의 구성 물질, 동작환경 및 상태밀도의 위치에 의해 결정되는 교환 상수로서, 전하운반자가 Ni에서 Nj로 이동되는 비율이고, 시간 t에 각 이산 상태에 존재하는 전하 운반자 수를 전하 운반자 밀도 ni(t)라고 할 때, 이산 상태 Ni가 다른 이산상태들(Nj)과 전하 운반자를 교환하여 변화되는 ni(t) 수치는,의 제1 수학식으로 나타내는 것임을 특징으로 하는 문턱 전압 이동 모델링 방법
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제1항에 있어서,Ei는 이산 상태 Ni의 에너지 위치이고, Ej는 이산 상태 Nj의 에너지 위치이고, k는 볼츠만 상수이고, T는 동작 온도라고 할 때, 상기 제1 수학식의 해는,인 것을 특징으로 하는 문턱 전압 이동 모델링 방법
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제2항에 있어서,전자를 주된 전하 운반자로 사용하는 박막 트랜지스터에서 상기 게이트 절연막 내의 지역 이산 상태들이 전도대 채널 상태의 근처에 존재하여 전하 운반자를 교환하는 경우, ni(t0)는 박막 트랜지스터에 인가된 구동 전압이 바뀐 시점에서의 전하 운반자 밀도이고, ni(∞)는 박막 트랜지스터의 구동 전압 하의 평형 상태에서의 전하 운반자 밀도이고, τi는 이웃 이산 상태들의 전하 운반자 밀도 nj의 시정수라고 할 때, 각 지역 이산 상태의 전하 운반자 밀도는,의 제2 수학식으로 표현되는 것을 특징으로 하는 문턱 전압 이동 모델링 방법
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제2항에 있어서,전자를 주된 전하 운반자로 사용하는 박막 트랜지스터에서 상기 게이트 절연막 내의 지역 이산 상태들이 인터페이스 상태의 근처에 존재하여 전하 운반자를 교환하는 경우, ni(t0)는 박막 트랜지스터에 인가된 구동 전압이 바뀐 시점에서의 전하 운반자 밀도이고, ni(∞)는 박막 트랜지스터의 구동 전압 하의 평형 상태에서의 전하 운반자 밀도이고, τi는 이웃 이산 상태들의 전하 운반자 밀도 nj의 시정수이고, nit(t0)는 마지막으로 구동전압이 변경된 시간 t0 때의 인터페이스 상태의 전하 운반자 밀도이며, nit(∞)는 인가된 구동전압 하에 평형상태에서의 인터페이스 상태에 존재하게 될 전하 운반자 밀도이고, τit는 Shockley-Read-Hall 이론으로 결정되는 시정수라고 할 때, 각 지역 이산 상태의 전하 운반자 밀도는,의 제3 수학식으로 표현되는 것을 특징으로 하는 문턱 전압 이동 모델링 방법
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