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오류율 분석 장치에 의한 둘 이상의 게이트가 연결되어 구성되는 하나 이상의 내부 블록을 포함하는 SoC(System on Chip)에서의 오류율 분석 방법에 있어서,어느 한 내부 블록의 입력단에 입력신호를 인가하는 단계;상기 내부 블록을 구성하는 각 게이트의 입력단의 입력 오류율을 정의하는 단계; 및상기 각 게이트의 입력단의 입력 오류율과 상기 각 게이트의 출력단으로 전파되는 오류율을 이용하여 상기 입력신호에 대응하는 상기 내부 블록의 최종 출력단의 출력 오류율을 정의하는 단계를 포함하고,방사선 동위 원소에서 방출되는 α입자, 열 잡음, 중성자, 외부환경 변화를 포함하는 요인으로 인해 게이트 입력단이나 게이트 내부에서 발생되는 오류율을 소프트 오류율이라고 할 때, 상기 각 게이트의 입력단의 입력 오류율은, 상기 각 게이트의 입력단(x)의 이전 출력에서 전파된 오류율(PP(x))과 상기 각 게이트의 입력단의 소프트 오류율(γ)의 합이며,상기 각 게이트의 출력단으로 전파되는 오류율은, 상기 각 게이트의 입력단에 상기 입력신호가 입력된 경우 상기 각 게이트의 기능에 따른 상기 각 게이트의 출력단의 오류 발생 확률로서, 상기 각 게이트의 입력단의 입력 오류율을 상기 각 게이트의 기능에 따라 기설정된 오류 발생 확률 산출용 수식에 대입하여 산출되는 것인 SoC에서의 오류율 분석 방법
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청구항 1에 있어서,상기 각 게이트가 AND 게이트이면, 그 입력신호 (i, j)가 각기 (0, 0), (0, 1), (1, 0), (1, 1)일 때의 상기 각 게이트의 출력단으로 전파되는 오류율 PP(o)은, 각기 ,여기서, 이며,상기 각 게이트가 OR 게이트이면, 그 입력신호 (i, j)가 각기 (0, 0), (0, 1), (1, 0), (1, 1)일 때의 상기 각 게이트의 출력단으로 전파되는 오류율 PP(o)은, 각기 여기서, 이며,상기 각 게이트가 NOT 게이트이면, 그 입력신호 i의 값에 상관없이 상기 각 게이트의 출력단으로 전파되는 오류율 PP(o)은, 이며,여기서, γ11, γ12, γ21, γ22, γ3은, 상기 각 게이트가 각기 AND, OR 및 NOT 게이트일 때에 상기 각 게이트의 입력단이나 상기 각 게이트의 내부에서 발생하는 소프트 오류율인 SoC에서의 오류율 분석 방법
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