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게이트 단자, 소스 단자, 및 드레인 단자로 이루어진 MOS 구조 트랜지스터들을 이용한 MTCMOS 구조의 동적 논리 회로에 있어서,
게이트 단자가 제1 클럭 신호에 연결되고 나머지 두단자가 제1 전압 노드와 제1 노드 사이에 연결되는 제1 트랜지스터, 및 게이트 단자가 출력 노드에 연결되고 나머지 두단자가 상기 제1 전압 노드와 상기 제1 노드 사이에 연결되는 제2 트랜지스터를 포함하고, 상기 제1 클럭 신호에 따라 상기 제1 노드에 제1 전압으로 프리차지하는 프리차지 트랜지스터부;
상기 제1 노드와 제2 전압 노드 사이에 연결되고, 하나 이상의 논리 입력 신호와 상기 제1 클럭 신호에 따라 상기 제1 노드에 제2 전압을 유도하는 평가회로용 복수의 트랜지스터들; 및
상기 제1 전압 노드 및 상기 제2 전압 노드 사이에 연결되고, 상기 제1 노드에 연결된 입력단자와 출력 노드에 연결된 출력단자를 구비하며, 상기 제1 클럭 신호와 비동기 클럭 신호인 제2 클럭 신호에 따라 동작하는 인버터를 구비하며,
상기 인버터는,
게이트 단자가 상기 제2 클럭 신호에 연결되고, 나머지 두단자가 상기 제1 전압 노드와 제2 노드 사이에 연결된 제3 트랜지스터;
게이트 단자가 상기 제1 노드에 연결되고, 나머지 두단자가 상기 제2 노드와 상기 출력 노드 사이에 연결된 제4 트랜지스터;
게이트 단자가 상기 제1 노드에 연결되고, 나머지 두단자가 상기 출력 노드와 제3 노드 사이에 연결된 제5 트랜지스터; 및
게이트 단자가 상기 제2 클럭 신호에 연결되고, 나머지 두단자가 상기 제3 노드와 상기 제2 전압 노드 사이에 연결된 제6 트랜지스터를 포함하며,
상기 제1 클럭 신호와 상기 제2 클럭 신호가 모두 비활성화 상태이면 상기 제1 노드를 프리차지 전압으로 동작시키고,
상기 제1 클럭 신호가 비활성화 상태이고 상기 제2 클럭 신호가 액티브 상태이면 상기 제1 노드가 상기 프리차지 전압을 유지하며,
상기 제1 클럭 신호가 액티브 상태이고 상기 제2 클럭 신호가 비활성화 상태이면 상기 인버터가 동작하여 상기 출력 노드로 상기 논리 입력 신호에 대응되는 신호를 출력하고,
상기 제1 클럭 신호와 상기 제2 클럭 신호가 모두 액티브 상태이면 상기 출력 노드에 상기 논리 입력 신호에 대응되는 신호를 유지하며,
누설 전류를 줄이고 동작속도를 높이기 위하여, 상기 제4 트랜지스터만이 낮은 임계전압을 갖고, 상기 프리차지 트랜지스터부, 상기 평가회로용 복수의 트랜지스터들, 및 상기 인버터를 구성하는 다른 트랜지스터들은 상기 제4 트랜지스터 보다 높은 임계전압을 갖는 것을 특징으로 하는 동적 논리 회로
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