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터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법 및 터널링 트랜지스터를 이용한 메모리

  • 기술번호 : KST2015204755
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법 및 터널링 트랜지스터를 이용한 메모리에 관한 것으로, 기판(1) 상부에 반도체(SiGe) 칩(2)을 부착하는 (a) 단계; 반도체 칩(2) 좌/우측에 소스/드레인(3)을 형성하는 (b) 단계; 반도체 칩(2) 상부에 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6)을 형성하는 (c) 단계; 터널 산화막(4)과 방벽 산화물(6) 사이에 질화물(Nitride)(5)을 주입하는 (d) 단계; 및 방벽 산화물(6) 상부에 폴리 실리콘(Poly-Si)(7)을 형성하는 (e) 단계;를 포함한다.상기와 같은 본 발명에 따르면, 소스와 드레인 영역의 서로 다른 도핑 특성으로 생성할 수 있는 채널 부분의 전하 공핍영역을 형성함으로써, 프로그램 억제현상이 종래의 전압 변경 방식에 비해서 월등하게 우수한 효과가 있다.
Int. CL H01L 21/8247 (2006.01) H01L 27/115 (2006.01)
CPC H01L 21/28282(2013.01) H01L 21/28282(2013.01)
출원번호/일자 1020130077213 (2013.07.02)
출원인 명지대학교 산학협력단
등록번호/일자 10-1477529-0000 (2014.12.23)
공개번호/일자
공고번호/일자 (20141230) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2013.07.02)
심사청구항수 2

출원인

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번호 이름 국적 주소
1 명지대학교 산학협력단 대한민국 경기도 용인시 처인구

발명자

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번호 이름 국적 주소
1 조일환 대한민국 서울 강남구

대리인

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번호 이름 국적 주소
1 이우영 대한민국 서울특별시 송파구 법원로**길 **, A동 *층 ***호 (문정동, H비지니스파크)(*T국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 명지대학교 산학협력단 대한민국 경기도 용인시 처인구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2013.07.02 수리 (Accepted) 1-1-2013-0595115-82
2 선행기술조사의뢰서
Request for Prior Art Search		 2014.01.08 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2014.02.11 수리 (Accepted) 9-1-2014-0010665-50
4 의견제출통지서
Notification of reason for refusal		 2014.05.31 발송처리완료 (Completion of Transmission) 9-5-2014-0378566-51
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2014.07.25 수리 (Accepted) 1-1-2014-0702924-14
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2014.07.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2014-0702925-60
7 등록결정서
Decision to grant		 2014.11.27 발송처리완료 (Completion of Transmission) 9-5-2014-0815302-00
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.09.17 수리 (Accepted) 4-1-2019-5194058-21
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.01.20 수리 (Accepted) 4-1-2020-5014795-00
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
터널링 트랜지스터를 이용한 메모리에 있어서,기판(1);상기 기판(1) 상부에 부착되는 반도체(SiGe) 칩(2);상기 반도체 칩(2) 좌/우측에 형성되는 소스/드레인(3);상기 반도체 칩(2) 상부에 형성되는 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6);상기 터널 산화막(4)과 방벽 산화물(6) 사이에 주입되는 질화물(Nitride)(5); 및상기 방벽 산화물(6) 상부에 형성되는 폴리 실리콘(Poly-Si)(7);을 포함하되,상기 소스/드레인(3)은 서로 다른 도핑 타입을 갖도록 구성되며,상기 소스/드레인(3)에 공핍이 일어날 수 있도록 다이오드의 역방향 전압을 인가하는 경우, 역방향 전압에 의해 채널영역에 전하 공핍층이 형성되어 주입이 가능한 전자의 수가 급격하게 감소하는 것을 특징으로 하는 터널링 트랜지스터를 이용한 메모리
2 2
삭제
3 3
터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법에 있어서,(a) 기판(1) 상부에 반도체(SiGe) 칩(2)을 부착하는 단계;(b) 반도체 칩(2) 좌/우측에 소스/드레인(3)을 형성하는 단계;(c) 반도체 칩(2) 상부에 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6)을 형성하는 단계;(d) 터널 산화막(4)과 방벽 산화물(6) 사이에 질화물(Nitride)(5)을 주입하는 단계;(e) 방벽 산화물(6) 상부에 폴리 실리콘(Poly-Si)(7)을 형성하는 단계; 및(f) 소스/드레인(3)에 역방향 전압을 인가하는 단계;를 더 포함하는 것을 특징으로 하는 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법
4 4
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