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리드(read) 모드, 프로그램(program) 모드 및 프로그램 검증 리드 (program-verify-read) 모드를 위한 제어신호를 공급하는 제어 로직부; 상기 프로그램 모드에서 프로그램되는 열(column)을 선택하는 프로그램 컬럼 선택부;상기 프로그램 컬럼 선택부에 의하여 선택된 열에 프로그램 데이터를 저장하는 데이터 래치부; eFuse를 프로그램하거나 데이터를 리드하는 동작을 수행하도록 복수의 차동 쌍 eFuse 셀(Differential paried eFuse cell)로 구성된 OTP 셀 어레이; 상기 OTP 셀 어레이로부터 데이터를 리드하여 저장하는 데이터 출력 버퍼부;상기 프로그램 검증 리드 모드가 수행되면 상기 데이터 래치부에 저장된 프로그램 데이터와 상기 데이터 출력 버퍼부의 리드 데이터를 비교하는 비교부; 및상기 비교부의 비교 결과를 출력하는 하나의 패스-페일-바(PFb) 핀을 포함하는 이퓨즈 OTP 메모리 장치
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제 1항에 있어서, 상기 차동 쌍 eFuse 셀은, 프로그램 데이터를 저장하는 제1 데이터저장부; 및 상보적(complementary) 프로그램 데이터를 저장하도록 상기 제1 데이터저장부와 대칭되는 구조의 제2 데이터저장부를 포함하는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치
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제 2항에 있어서, 상기 제1 데이터저장부는, 직렬로 연결되는 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2), 그리고 상기 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)가 연결되는 라인에 구성된 제1 eFuse(eFuse 1)를 포함하고, 상기 제2 데이터저장부는, 직렬로 연결되는 제3 NMOS 트랜지스터(MN3)와 제4 NMOS 트랜지스터(MN4), 그리고 상기 제3 NMOS 트랜지스터(MN3)와 제4 NMOS 트랜지스터(MN4)가 연결되는 라인에 구성된 제2 eFuse(eFuse 2)를 포함하며, 상기 제1 eFuse와 제2 eFuse는 서로 연결되고,상기 제1 eFuse와 제2 eFuse의 연결 노드에는 상기 프로그램 모드에서 5
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제 3항에 있어서,상기 제1 NMOS 트랜지스터(MN1) 및 제3 NMOS 트랜지스터(MN3)는 프로그램 트랜지스터이고, 상기 제2 NMOS 트랜지스터(MN2) 및 제4 NMOS 트랜지스터(MN4)는 상기 리드 모드 시의 전류를 감소하기 위한 리드 전용 트랜지스터임을 특징으로 하는 이퓨즈 OTP 메모리 장치
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제 3항에 있어서,상기 차동 쌍 eFuse 셀의 프로그램 데이터가 '1'인 경우에 상기 제1 eFuse가 블로잉(bolwing) 상태가 되고, 상기 차동 쌍 eFuse 셀의 프로그램 데이터가 '0'인 경우에 상기 제2 eFuse가 블로잉(bolwing) 상태가 되는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치
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제 1항에 있어서,상기 OTP 셀 어레이는 상기 차동 쌍 eFuse 셀이 1행 × 24열로 구성됨을 특징으로 하는 이퓨즈 OTP 메모리 장치
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제 1항에 있어서,센싱 마진 테스트를 위한 가변 풀-업 부하 회로가 더 구성되며, 상기 가변 풀-업 부하 회로는, 상기 프로그램 검증 리드 모드와 상기 리드 모드에서 사용되는 비트라인(Bit Line) 프리차지 회로의 풀-업 부하의 임피던스를 가변시키는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치
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제 7항에 있어서,상기 가변 풀-업 부하 회로는, 상기 프로그램 검증 리드 모드와 상기 리드 모드에서 센싱 가능한 eFuse 저항의 차이 값을 이용하는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치
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제 8항에 있어서,상기 가변 풀-업 부하 회로는, PMOS 소자로 구성되면서 게이트 단이 서로 연결되며, BL_LOADb 신호를 인가받는 제1 풀-업 부하 트랜지스터(MP1) 및 제2 풀-업 부하 트랜지스터(MP2);PMOS 소자로 구성되며 TM_BL_LOADb 신호를 인가받는 프로그램 검증 리드용 제3 풀-업 부하 트랜지스터(MP3) 및 제4 풀-업 부하 트랜지스터(MP4); NMOS 소자로 구성되며 비트라인(Bit Line) 프리 차지를 위한 BL_PCG 신호를 인가받는 NMOS용 제1 트랜지스터(MN5) 및 제2 트랜지스터(MN6)를 포함하며,상기 제1 내지 제4 풀-업 트랜지스터(MP1)(MP2)(MP3)(MP4)는 하이-임피던스(high-impendance)를 유지함을 특징으로 하는 이퓨즈 OTP 메모리 장치
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제 1항에 있어서,상기 프로그램 데이터와 상기 리드 데이터는 모두 24 비트이고, 상기 비트가 모두 일치한 경우에는 상기 PFb 핀을 통해 '1'을 출력하며,상기 비트 중 적어도 한 비트 이상이 불일치하면 상기 PFb 핀을 통해 '0'을 출력하는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치
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