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다수의 메모리 셀 그룹으로 구분된 SRAM의 병렬 테스트 장치로서,
상기 다수의 메모리 셀 그룹에 연결되어, 상기 각 메모리 셀 그룹 내에 고장 메모리 셀의 존재 여부를 동시에 테스트하는 다수의 병렬 테스트 회로부를 포함하며,
상기 각 병렬 테스트 회로부는 상기 각 메모리 셀 그룹의 비트 라인쌍에 연결되며,
상기 각 병렬 테스트 회로부는,
상기 비트 라인쌍에 연결되어, 상기 비트 라인 쌍을 프리차지(precharge)하기 위한 프리차지 회로;
상기 메모리 셀 그룹 내의 메모리 셀들의 풀 다운 고장(pull down fault)을 감지하기 위한 프리차지 테스트 회로;
상기 비트 라인쌍에 연결되어, 상기 비트 라인 쌍을 프리디스차지(predischarge)하기 위한 프리디스차지 회로; 및
상기 메모리 셀 그룹 내의 메모리 셀들의 풀 업 고장(pull down fault)을 감지하기 위한 프리디스차지 테스트 회로를 포함하는 것을 특징으로 하는 SRAM의 병렬 테스트 장치
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제1항에 있어서,
상기 프리차지 테스트 회로는,
상기 비트 라인쌍에 각각 연결되어, 상기 비트 라인 쌍의 출력에 따라 구동되는 제1 스위칭부 및 제2 스위칭부; 및 상기 제1 스위칭부 및 제2 스위칭부에 각각 연결되어, 상기 비트 라인 쌍의 출력 값에 상응하는 데이터를 출력하는 제1 테스트 입출력 라인 쌍을 포함하며,
상기 프리디스차지 테스트 회로는,
상기 비트 라인쌍에 각각 연결되어, 상기 비트 라인 쌍의 출력에 따라 구동되는 제3 스위칭부 및 제4 스위칭부; 및 상기 제3 스위칭부 및 제4 스위칭부에 각각 연결되어, 상기 비트 라인 쌍의 출력 값에 상응하는 데이터를 출력하는 제2 테스트 입출력 라인 쌍을 포함하는 것을 특징으로 하는 SRAM의 병렬 테스트 장치
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제3항에 있어서,
상기 메모리 셀 그룹 내의 모든 메모리 셀들에서 풀 다운 고장이 존재하지 않으면, 상기 제1 테스트 입출력 라인 쌍은 상보적인 출력값을 가지며,
상기 메모리 셀 그룹 내의 모든 메모리 셀들에서 풀 업 고장이 존재하지 않으면, 상기 제2 테스트 입출력 라인 쌍은 상보적인 출력값을 갖는 것을 특징으로 하는 SRAM의 병렬 테스트 장치
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제3항에 있어서, 상기 프리차지 테스트 회로는,
상기 제1 테스트 입출력 라인 쌍을 프리차지하기 위한 프리차지부 및 상기 프리차지 테스트 회로의 동작을 개시하기 위한 프리차지 테스트 인에이블부를 더 포함하며,
상기 제1 스위칭부를 구성하는 스위칭 소자의 게이트 단자는 비트라인에 연결되며, 소스/드레인 단자 중 일 단자는 상기 제1 테스트 입출력 라인쌍 중 어느 한 라인에 연결되고, 타 단자는 상기 프리차지 테스트 인에이블부에 연결되며,
상기 제2 스위칭부를 구성하는 스위칭 소자의 게이트 단자는 비트라인 바에 연결되며, 소스/드레인 단자 중 일 단자는 상기 제1 테스트 입출력 라인쌍 중 나머지 라인에 연결되고, 타 단자는 상기 프리차지 테스트 인에이블부에 연결되며,
상기 프리차지부는 상기 제1 테스트 입출력 라인쌍의 일 단에 연결되어 상기 제1 테스트 입출력 라인쌍을 프리차지하며,
상기 프리차지 테스트 인에이블부를 구성하는 스위칭 소자의 소스/드레인 단자 중 일 단자는 접지에 연결되고, 타 단자는 상기 제1 스위칭부와 상기 제2 스위칭부에 연결되는 것을 특징으로 하는 SRAM의 병렬 테스트 장치
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제3항에 있어서, 상기 프리디스차지 테스트 회로는,
상기 제2 테스트 입출력 라인 쌍을 프리디스차지하기 위한 프리디스차지부 및 상기 프리디스차지 테스트 회로의 동작을 개시하기 위한 프리디스차지 테스트 인에이블부를 더 포함하며,
상기 제3 스위칭부를 구성하는 스위칭 소자의 게이트 단자는 비트라인에 연결되며, 소스/드레인 단자 중 일 단자는 상기 제2 테스트 입출력 라인쌍 중 어느 한 라인에 연결되고, 타 단자는 상기 프리디스차지 테스트 인에이블부에 연결되며,
상기 제4 스위칭부를 구성하는 스위칭 소자의 게이트 단자는 비트라인 바에 연결되며, 소스/드레인 단자 중 일 단자는 상기 제2 테스트 입출력 라인쌍 중 나머지 라인에 연결되고, 타 단자는 상기 프리디스차지 테스트 인에이블부에 연결되며,
상기 프리디스차지부는 상기 제2 테스트 입출력 라인쌍의 일 단에 연결되어, 상기 제2 테스트 입출력 라인쌍을 프리디스차지하며,
상기 프리디스차지 테스트 인에이블부를 구성하는 스위칭 소자의 소스/드레인 단자 중 일 단자는 구동전원에 연결되고, 타 단자는 상기 제3 스위칭부와 상기 제4 스위칭부에 연결되는 것을 특징으로 하는 SRAM의 병렬 테스트 장치
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SRAM 어레이를 다수의 메모리 셀 그룹으로 분할하는 단계;
상기 다수의 메모리 셀 그룹에 연결된 다수의 병렬 테스트 회로부를 이용하여, 상기 다수의 메모리 셀 그룹을 동시에 병렬 테스트하는 단계;
고장 메모리 셀이 감지된 메모리 셀 그룹을 선택하는 단계; 및
상기 선택된 메모리 셀 그룹 내부의 모든 메모리 셀에 대하여 순차적으로 테스트하는 단계를 포함하며,
상기 병렬 테스트하는 단계는,
상기 각 메모리 셀 그룹 내의 비트라인 쌍을 프리차지 또는 프리디스차지한 후, 상기 각 메모리 셀 그룹 내의 메모리 셀들의 풀업 또는 풀다운 구동 능력을 감지하는 단계를 포함하는 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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제7항에 있어서, 상기 메모리 셀들의 풀업 또는 풀다운 구동 능력을 감지하는 단계는,
상기 각 메모리 셀 그룹에 임의의 테스트 패턴을 기록하는 단계;
상기 각 메모리 셀 그룹 내의 비트 라인 쌍을 프리차지 또는 프리디스차지 하는 단계;
상기 테스트 패턴을 판독하기 위하여, 상기 각 메모리 셀 그룹 내의 테스트 패턴에 따른 메모리 셀들을 선택하는 단계;
상기 비트 라인 쌍의 출력 값에 상응하는 데이터를 출력하는 테스트 입출력 라인 쌍의 출력을 감지하는 단계; 및
상기 각 메모리 셀 그룹 내부에 고장 메모리 셀의 존재 여부를 판단하는 단계를 포함하는 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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제9항에 있어서, 상기 고장 메모리 셀의 존재 여부를 판단하는 단계는,
상기 테스트 입출력 라인 쌍의 출력이 상보적 출력인 경우, 메모리 셀 그룹 내에 고장 메모리 셀이 존재하지 않은 것으로 판단하며,
상기 테스트 입출력 라인 쌍의 출력이 상보적 출력이 아닌 경우, 메모리 셀 그룹 내에 고장 메모리 셀이 존재하는 것으로 판단하는 단계를 포함하는 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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제9항에 있어서, 상기 임의의 테스트 패턴을 기록하는 단계는 상기 각 메모리 셀 그룹에 동일한 데이터를 입력하는 단계를 포함하며,
상기 각 메모리 셀 그룹 내의 메모리 셀들을 선택하는 단계는 상기 각 메모리 셀 그룹 내의 모든 메모리 셀들을 선택하는 단계를 포함하는 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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제9항에 있어서, 상기 임의의 테스트 패턴을 기록하는 단계는,
상기 각 메모리 셀 그룹의 제1 워드 라인에 연결된 메모리 셀에 제1 데이터를 기록하는 단계; 및
상기 각 메모리 셀 그룹의 제2 워드 라인에 연결된 메모리 셀에 제2 데이터를 기록하는 단계를 포함하며,
상기 제1 및 제2 워드 라인은 각각 짝수 번째 및 홀수 번째 워드 라인이거나 또는 상기 제1 및 제2 워드 라인은 각각 홀수 번째 및 짝수 번째 워드라인인 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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제12항에 있어서, 상기 각 메모리 셀 그룹 내의 메모리 셀들을 선택하는 단계는,
상기 각 메모리 셀 그룹 내의 모든 비트라인 쌍을 선택하고, 상기 각 메모리 셀 그룹 내의 워드 라인을 순차적으로 선택하는 단계를 포함하며,
상기 테스트 입출력 라인 쌍의 출력을 감지하는 단계는 상기 메모리 셀들이 선택된 순서에 따라 수행하는 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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제9항에 있어서, 상기 임의의 테스트 패턴을 기록하는 단계는,
상기 각 메모리 셀 그룹의 제1 비트 라인쌍에 연결된 메모리 셀에 제1 데이터를 기록하는 단계; 및
상기 각 메모리 셀 그룹의 제2 비트 라인쌍에 연결된 메모리 셀에 제2 데이터를 기록하는 단계를 포함하며,
상기 제1 및 제2 비트 라인쌍은 각각 짝수 번째 및 홀수 번째 비트 라인쌍 이거나 또는 상기 제1 및 제2 비트 라인쌍은 각각 홀수 번째 및 짝수 번째 비트 라인쌍인 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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제14항에 있어서, 상기 각 메모리 셀 그룹 내의 메모리 셀들을 선택하는 단계는 상기 각 메모리 셀 그룹 내의 제1 데이터가 기록된 메모리 셀들을 선택하는 단계와 각 메모리 셀 그룹 내의 제2 데이터가 기록된 메모리 셀들을 선택하는 단계를 포함하며,
상기 제1 데이터가 기록된 메모리 셀들을 선택하는 단계는 상기 각 메모리 셀 그룹 내의 워드 라인은 순차적으로 선택하고, 상기 각 메모리 셀 그룹 내의 비트라인 쌍은 상기 제1 비트라인 쌍을 선택하며,
상기 제2 데이터가 기록된 메모리 셀들을 선택하는 단계는 상기 각 메모리 셀 그룹 내의 워드 라인은 순차적으로 선택하고, 상기 각 메모리 셀 그룹 내의 비트라인 쌍은 제2 비트라인 쌍을 선택하고,
상기 테스트 입출력 라인 쌍의 출력을 감지하는 단계는 상기 메모리 셀들이 선택된 순서에 따라 수행하는 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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제9항에 있어서, 상기 임의의 테스트 패턴을 기록하는 단계는,
상기 각 메모리 셀 그룹 내의 모든 메모리 셀에 제2 데이터를 입력하는 단계;
상기 각 메모리 셀 그룹의 제1 비트 라인 쌍과 제1 워드 라인의 교차 영역에 위치한 메모리 셀에 제1 데이터를 기록하는 단계; 및
상기 각 메모리 셀 그룹의 제2 비트 라인 쌍과 제2 워드 라인의 교차 영역에 위치한 메모리 셀에 제1 데이터를 기록하는 단계를 포함하며,
상기 제1 및 제2 비트 라인쌍은 각각 짝수 번째 및 홀수 번째 비트 라인쌍이거나 또는 상기 제1 및 제2 비트 라인쌍은 각각 홀수 번째 및 짝수 번째 비트 라인쌍이며,
상기 제1 및 제2 워드 라인은 각각 짝수 번째 및 홀수 번째 워드 라인이거나 또는 상기 제1 및 제2 워드 라인은 각각 홀수 번째 및 짝수 번째 워드 라인인 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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제16항에 있어서,
상기 각 메모리 셀 그룹 내의 메모리 셀들을 선택하는 단계는 상기 각 메모리 셀 그룹 내의 제1 데이터가 기록된 메모리 셀들을 선택하는 단계와 각 메모리 셀 그룹 내의 제2 데이터가 기록된 메모리 셀들을 선택하는 단계를 포함하며,
상기 제1 데이터가 기록된 메모리 셀들을 선택하는 단계는 상기 각 메모리 셀 그룹 내의 워드 라인은 순차적으로 선택하고, 상기 각 메모리 셀 그룹 내의 비트라인 쌍은 상기 제1 및 제2 비트 라인쌍의 순서에 따라 교대로 선택하며,
상기 제2 데이터가 기록된 메모리 셀들을 선택하는 단계는 상기 각 메모리 셀 그룹 내의 워드 라인은 순차적으로 선택하고, 상기 각 메모리 셀 그룹 내의 비트라인 쌍은 상기 제2 및 제1 비트라인쌍의 순서에 따라 교대로 선택하고,
상기 테스트 입출력 라인 쌍의 출력을 감지하는 단계는 상기 메모리 셀들이 선택된 순서에 따라 수행하는 것을 특징으로 하는 SRAM의 병렬 테스트 방법
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