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탑-컨택 방법의 박막트랜지스터의 제조 방법에 있어서,유리 또는 플라스틱으로 기판을 형성하는 단계;상기 기판의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 제1게이트층을 형성하는 단계,상기 제1게이트층의 상측에 은(Ag), 금(Au) 및 구리(Cu) 중 어느 하나의 금속을 5nm 내지 15nm의 두께로 제2게이트층을 형성하는 단계,상기 제2게이트층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 제3게이트층을 형성하는 단계에 의하여 전원과 연결되는 게이트를 형성하는 단계;상기 게이트의 상측에 절연층을 형성하는 단계;상기 절연층의 상측에 반도체층을 형성하는 단계;상기 반도체층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 제1소스층을 형성하는 단계,상기 제1소스층의 상측에 은(Ag), 금(Au) 및 구리(Cu) 중 어느 하나의 금속을 5nm 내지 15nm의 두께로 제2소스층을 형성하는 단계,상기 제2소스층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 제3소스층을 형성하는 단계에 의하여 전원의 양극과 연결되는 소스를 형성하는 단계; 및상기 절연층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 제1드레인층을 형성하는 단계,상기 제1드레인층의 상측에 은(Ag), 금(Au) 및 구리(Cu) 중 어느 하나의 금속을 5nm 내지 15nm의 두께로 제2드레인층을 형성하는 단계,상기 제2드레인층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 제3드레인층을 형성하는 단계에 의하여 전원과 연결되는 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 다중 금속 박막의 투명전극을 포함하는 탑-컨택 방법의 박막트랜지스터의 제조 방법
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제 1 항에 있어서,상기 게이트의 제1게이트층, 제2게이트층, 제3게이트층은 열증착공정 또는 포토리소공정을 이용하여 패터닝하고, 상기 절연층과 상기 반도체층을 스퍼터링 방법 또는 스핀코팅 방법으로 형성하는 것을 특징으로 하는 다중 금속 박막의 투명전극을 포함하는 탑-컨택 방법의 박막트랜지스터의 제조 방법
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제 1 항 또는 제 2 항에 있어서,상기 소스 및 드레인의 제1소스층, 제2소스층, 제3소스층, 제1드레인층, 제2드레인층 및 제3드레인층을 열증착공정 또는 쉐도우 마스크를 사용하여 패터링하여 형성한 것을 특징으로 하는 다중 금속 박막의 투명전극을 포함하는 탑-컨택 방법의 박막트랜지스터의 제조 방법
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탑-컨택 방법으로 제조된 박막트랜지스터에 있어서,유리 또는 플라스틱으로 제조한 기판;상기 기판의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 형성된 제1게이트층,상기 제1게이트층의 상측에 은(Ag), 금(Au) 및 구리(Cu) 중 어느 하나의 금속을 5nm 내지 15nm의 두께로 형성된 제2게이트층,상기 제2게이트층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 형성된 제3게이트층을 포함하여전원과 연결되는 게이트;상기 게이트의 상측에 형성된 절연층;상기 절연층의 상측에 형성된 반도체층;상기 반도체층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 형성된 제1소스층,상기 제1소스층의 상측에 은(Ag), 금(Au) 및 구리(Cu) 중 어느 하나의 금속을 5nm 내지 15nm의 두께로 형성된 제2소스층,상기 제2소스층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 형성된 제3소스층으로 이루어져 전원과 연결되는 소스; 및상기 절연층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 형성된 제1드레인층,상기 제1드레인층의 상측에 은(Ag), 금(Au) 및 구리(Cu) 중 어느 하나의 금속을 5nm 내지 15nm의 두께로 형성된 제2드레인층,상기 제2드레인층의 상측에 니켈(Ni), 알루미늄(Al), 백금(Pt) 및 Ti(티타늄) 중 어느 하나의 금속을 2nm 내지 5nm의 두께로 형성된 제3드레인층으로 이루어져 전원과 연결되는 드레인;으로 이루어진 것을 특징으로 하는 다중 금속 박막의 투명전극을 포함하는 탑-컨택 방법의 박막트랜지스터
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제 4 항에 있어서,상기 게이트의 제1게이트층, 제2게이트층, 제3게이트층은 열증착공정 또는 포토리소공정을 이용하여 패터닝하고, 상기 절연층과 상기 반도체층을 스퍼터링 방법 또는 스핀코팅 방법으로 형성하는 것을 특징으로 하는 다중 금속 박막의 투명전극을 포함하는 탑-컨택 방법의 박막트랜지스터
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제 4 항 또는 제 5 항에 있어서,상기 소스 및 드레인의 제1소스층, 제2소스층, 제3소스층, 제1드레인층, 제2드레인층 및 제3드레인층을 열증착공정 또는 쉐도우 마스크를 사용하여 패터링하여 형성한 것을 특징으로 하는 다중 금속 박막의 투명전극을 포함하는 탑-컨택 방법의 박막트랜지스터
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