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다중위상 출력클록을 가지는 분수배 주파수 합성기로서,입력 클록의 주파수를 정수배 또는 분수배로 증배시킨 주파수를 갖는 출력 클록을 출력하는 포워드 패스부; 상기 포워드 패스부의 출력 클록을 입력 클록에 동기시키기 위한 제어 전압(VCtrl)을 생성하는 지연 제어 피드백 블록; 및 상기 포워드 패스부의 입력 클록의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호(Ctrl[1:0])를 생성하는 증배 제어 피드백 블록;을 포함하며,상기 포워드 패스부는 다수의 전압 제어 지연 유닛을 포함한 전압 제어 지연 라인을 포함하며, 각 전압 제어 지연 유닛의 지연 시간을 일치시켜 다중 위상의 출력 클록 신호 생성하는 것을 특징으로 하는 분수배 주파수 합성기
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제1항에 있어서,상기 포워드 패스부는,상기 증배 제어 피드백 블록에서 생성된 제어 신호를 입력받아 상기 전압 제어 지연 라인의 모드를 선택하는 멀티플렉서; 상기 지연 제어 피드백 블록에서 생성된 제어 전압을 입력받아 그에 해당하는 지연 시간을 생성시키는 다수의 전압 제어 지연 유닛; 및상기 각 전압 제어 지연 유닛의 후단에 설치되며, 상기 멀티플렉서로 인한 지연 시간과 동일한 지연 시간을 생성하여 상기 각 전압 제어 지연 유닛들의 지연 시간이 일치시키기 위한 지연 보상기;를 포함하는 것을 특징으로 하는 분수배 주파수 합성기
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제2항에 있어서,상기 지연 보상기는 상기 멀티플렉서로 인한 마지막 단의 전압 제어 지연 유닛에 추가되는 지연 시간만큼을 타 전압 제어 지연 유닛에 보상하여 다중 위상 출력 클록 신호를 생성하는 것을 특징으로 하는 분수배 주파수 합성기
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제1항에 있어서,상기 포워드 패스부의 전압 제어 지연 라인은 상기 지연 제어 피드백 블록의 제어 전압(VCtrl)의 전압 레벨이 상승할 경우 상기 전압 제어 지연 라인의 지연 시간이 증가하고, 상기 지연 제어 피드백 블록의 제어 전압(VCtrl)의 전압 레벨이 하강할 경우 상기 전압 제어 지연 라인의 지연 시간이 감소하는 것을 특징으로 하는 분수배 주파수 합성기
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제1항에 있어서,상기 지연 제어 피드백 블록은,상기 포워드 패스부의 입력 클록과 출력 클록의 위상 차이를 검출하는 위상 검출기; 및상기 위상 검출기의 후단에 설치되며, 상기 제어 전압(VCtrl)을 생성하는 차지 펌프;를 포함하는 것을 특징으로 하는 분수배 주파수 합성기
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제5항에 있어서,상기 지연 제어 피드백 블록은,상기 위상 검출기의 위상 검출 구간을 제어하는 위상 검출 제어 신호(CtrlPD)와 상기 차지 펌프의 제2충전경로를 제어하는 제2충전경로 제어 신호(UP2)를 생성하는 지연 제어신호 발생부; 및하모닉 락을 감지하고, 하모닉 락 진행 시 복구 신호(CtrlHLD)를 생성하는 하모닉 락 감지부;를 더 포함하며,상기 차지 펌프는 상기 위상 검출기의 신호와 상기 지연 제어신호 발생부의 제어 신호 및 하모닉 락 감지부의 하모닉 락 복구 신호를 입력받아 제어 전압(VCtrl)을 생성하는 것을 특징으로 하는 분수배 주파수 합성기
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제6항에 있어서,상기 지연 제어 신호 발생부는 상기 증배 제어 피드백 블록의 출력 신호(Ctrl[0])가 '1'의 값을 가지고 입력 클록(CLKIN)이 '0'의 값을 가지는 경우 상기 위상 검출 제어 신호(CtrlPD)가 생성되고, 상기 위상 검출기는 위상 검출 구간으로 진입하는 것을 특징으로 하는 분수배 주파수 합성기
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제6항에 있어서,상기 지연 제어 신호 발생부는 상기 증배 제어 피드백 블록의 출력 신호(Ctrl[0])가 '1'의 값을 가지고 입력 클록(CLKIN)이 '1'의 값을 가지는 경우 제 2 충전경로 제어 신호(UP2)가 생성되고, 상기 차지 펌프의 제 2 충전경로는 활성화되면서 제1 충전 경로에 비하여 상대적으로 빠른 속도로 제어 전압(VCtrl)의 전압 레벨을 변화시키는 것을 특징으로 하는 분수배 주파수 합성기
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제6항에 있어서,상기 차지 펌프는 하모닉 락이 발생한 경우, 상기 하모닉 락 감지부의 하모닉 락 복구 신호를 입력받아 제 2 방전경로를 통해 제어 전압의 전압 레벨을 큰 전류를 제1 방전경로에 비하여 상대적으로 빠르게 감소시키는 것을 특징으로 하는 분수배 주파수 합성기
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제6항에 있어서,상기 위상 검출기는,하모닉 락이 발생한 경우, 지연 시간을 감소시키도록 방전 경로 활성화 제어 신호(DN)만 생성하는 것을 특징으로 하는 분수배 주파수 합성기
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제1항에 있어서,상기 증배 제어 피드백 블록은,상기 포워드 패스부의 입력 클록을 입력받아 외부 신호에 의해 설정된 분주값(M)에 해당하는 주기에 신호를 생성하는 입력 디바이더; 상기 포워드 패스부의 출력 클록을 입력받아 외부 신호에 의해 설정된 분주값(N)에 해당하는 주기에 신호를 생성하는 출력 디바이더; 상기 입력 디바이더와 상기 출력 디바이더에서 생성된 신호와 상기 포워드 패스부의 입력클록과 출력 클록을 입력받아 상기 포워드 패스부의 멀티플렉서를 제어하는 신호(Ctrl[1:0])를 생성하는 멀티플렉서 제어부;를 포함하는 것을 특징으로 하는 분수배 주파수 합성기
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제11항에 있어서,상기 멀티플렉서 제어부는 외부에서 입력되는 모드 제어 신호(CtrlMode)를 입력받아 분수배 주파수 합성기의 동작 모드를 주파수 증배 모드와 지연 고정 모드 중에서 선택하도록 제어하는 것을 특징으로 하는 분수배 주파수 합성기
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13
제12항에 있어서,상기 모드 제어 신호(CtrlMode)이 '1'의 값을 가지는 경우 분수배 주파수 합성기는 주파수 증배 모드로 동작하며, 모드 제어 신호(CtrlMode)이 '0'의 값을 가지는 경우 분수배 주파수 합성기는 지연 고정 루프 회로와 동일하게 동작하는 지연 고정 모드로 동작하는 것을 특징으로 하는 분수배 주파수 합성기
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제1항에 있어서,상기 증배 제어 피드백 블록은 상기 포워드 패스부를 링 오실레이터 모드, 입력 클록 주입 모드 및 전원 전압 주입 모드 간의 동작 모드를 변환시키도록 서로 다른 경우의 제어 신호를 생성하는 것을 특징으로 하는 분수배 주파수 합성기
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15
제1항에 있어서,상기 증배 제어 피드백 블록은 상기 입력 디바이더 및 출력 디바이더의 설정에 따라 입력 클록의 주파수가 N/M만큼 증배된 주파수를 갖는 출력 클록을 생성하도록 제어 신호(Ctrl[1:0])를 생성하는 것을 특징으로 하는 분수배 주파수 합성기
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16
제1항에 있어서,상기 포워드 패스부는 상기 입력 클록, 출력 클록, 서플라이 전압 및 그라운드 전압을 입력받고, 상기 증배 제어 피드백 블록으로부터 입력된 제어 신호(Ctrl[1:0])에 기초한 동작 모드의 변경을 통해 입력 클록의 주파수를 정수배 또는 분수배만큼 증배한 주파수를 갖는 클록을 출력하는 것을 특징으로 하는 분수배 주파수 합성기
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제1항에 있어서,상기 포워드 패스부은, 입력 클록이 지연 제어 피드백 블록으로부터 생성되는 제어 전압(VCtrl)에 의해 설정된 전압 제어 지연 라인의 지연 시간만큼 지연된 출력 클록을 출력하는 입력 클록 주입 모드; 지연 제어 피드백 블록으로부터 생성되는 제어 전압(VCtrl)에 의해 설정된 전압 제어 지연 라인의 지연 시간을 반주기로 갖는 출력 클록을 출력하는 링 오실레이터 모드; 및 서플라이 전압 및 그라운드 전압을 출력 클록으로 출력하는 전원 전압 주입 모드;를 포함하는 동작 모드의 변경을 통해 입력 클록의 주파수에 대해 정수배 또는 분수배만큼 증배된 주파수를 가지는 출력 클록을 출력하는 것을 특징으로 하는 분수배 주파수 합성기
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제1항에 있어서,상기 증배 제어 피드백 블록과 포워드 패스부는 입력 클록과 출력 클록 간의 클록 스큐가 발생하지 않도록 서로 병렬적으로 신호를 처리하는 것을 특징으로 하는 분수배 주파수 합성기
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제2항에 있어서,상기 멀티플렉서와 전압 제어 지연 라인은 차동쌍 구조로 형성되는 것을 특징으로 하는 분수배 주파수 합성기
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제1항 내지 제19항 중 어느 한 항에 따른 분수배 주파수 합성기의 분수배 주파수 합성방법에 있어서,최초의 입력 클록과 출력 클록의 상승에지를 검출하여, 입력클록의 상승 에지와 출력 클록의 상승 에지를 비교하는 단계;상기 입력 클록의 주기 이상인지 여부를 판단하여 대전류 충전 구간으로의 진입 여부를 판단하는 단계; 판단 결과, 대전류 충전 구간으로의 진입이 필요할 경우, 차지 펌프의 제 2 충전경로가 활성화되고, 대전류 충전 구간으로의 진입이 불필요하다고 판단된 경우에는 차지 펌프의 제 2 충전경로의 활성화를 생략시키는 단계; 및지연 제어신호 발생부에서 위상 검출 신호(CtrlPD)의 생성 여부 판단을 통해 위상 검출 구간으로의 진입 여부를 판단하되, 위상 검출 구간으로 진입한 경우에는 입력 클록과 출력 클록의 위상 차이를 검출하여 락킹 포인트를 검색하는 단계;를 포함하는 것을 특징으로 하는 분수배 주파수 합성방법
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제20항에 있어서,상기 락킹 포인트 검색단계 이후에, 하모닉 락 감지부를 통해 다중 위상 분수배 주파수 합성기의 동작이 하모닉 락으로의 진행 여부를 판단하되, 하모닉 락으로 진행되고 있다고 판단될 경우 차지 펌프의 제 2 방전경로를 활성화되고, 그렇지 않은 경우 차지 펌프의 제 2 방전경로의 활성화를 생략하는 단계; 및다중 위상 분수배 주파수 합성기가 올바른 락 동작을 하였다고 판단될 때까지 상기 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 분수배 주파수 합성방법
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