| 1 |
1
입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT)의 위상 에러를 미리 설정된 지연 분해능 이내로 제거하며, 위상 에러를 제거하기 위한 출력 디지털 비트 생성시 가변 연속 근사 레지스터를 이용한 2진 검색 방식을 적용하는 제1 지연 고정 루프; 및상기 제1 지연 고정 루프의 후단에 설치되며, 상기 제1 지연 고정 루프의 출력 신호를 입력받아 상기 입력 클록 신호와 출력 클록 신호의 위상 에러를 미리 설정된 최종 지연 분해능 이내로 제거하고, 위상 에러를 제거하기 위한 출력 디지털 비트 생성시 카운터를 이용한 순차 검색 방식을 적용하는 제2 지연 고정 루프;를 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 2 |
2
제1항에 있어서,상기 제1 지연 고정 루프는,상기 입력 클록 신호를 입력받아, 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 제1 지연 분해능 이내로 감소시키며, 지연 라인 출력 클록 신호(DLMID)를 생성하는 디지털 제어 지연 라인; 상기 디지털 제어 지연 라인의 후단에 배치되며, 상기 지연 라인 출력 클록 신호(DLMID)를 입력받아 미리 결정된 지연 분해능 만큼의 위상 차이를 갖는 제1 지연 고정 루프 출력 클록신호(DLOUTA, DLOUTB)를 생성하고, 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 제2 지연 분해능 이내로 감소시키는 위상보간 범위 선택기; 및 상기 가변 연속 근사 레지스터의 동작을 제어하며, 상기 제2 지연 고정 루프의 동작 개시를 제어하는 제어부;를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 3 |
3
제1항에 있어서,상기 가변 연속 근사 레지스터는 유효 출력 디지털 비트를 미리 설정된 수에서 순차적으로 증가시키면서 2진 검색을 수행하여, 상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 제거하기 위한 출력 디지털 비트를 생성하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 4 |
4
제2항에 있어서,상기 제1 지연 고정 루프는,상기 가변 연속 근사 레지스터의 출력 디지털 비트의 코드를 변환하여 상기 디지털 제어 지연 라인에 제공하는 제1 디코더를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 5 |
5
제2항에 있어서,상기 가변 연속 근사 레지스터의 출력 디지털 비트의 코드를 변환하여 상기 위상보간 범위 선택기에 제공하는 제2 디코더를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 6 |
6
제2항에 있어서,상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 검출하고, 상기 가변 연속 근사 레지스터의 출력 디지털 비트 검색을 제어하는 비교 신호를 생성하며, 락 여부를 판단하여 상기 제어부를 제어하는 락 판정 신호를 생성하는 제1 위상 검출기를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 7 |
7
제1항에 있어서,상기 제2 지연 고정 루프는,상기 제1 지연 고정 루프의 후단에 배치되며, 제1 지연 고정 루프 출력 클록신호를 입력받아 제3 지연 분해능으로 위상 보간을 수행하는 위상 보간기; 및상기 위상 보간기의 후단에 배치되며, 상기 위상 보간기의 출력을 풀-스윙 클록으로 변환하여 출력하는 컨버터;를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 8 |
8
제6항에 있어서,상기 제2 지연 고정 루프는, 상기 카운터의 출력 디지털 비트를 아날로그 제어 전류로 변환하여 출력하는 디지털-아날로그 변환기; 및상기 입력 클록 신호와 출력 클록 신호의 위상 에러를 비교하여, 상기 카운터 동작을 제어하는 신호를 생성하는 제2 위상 검출기;를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 9 |
9
제6항에 있어서,상기 카운터는 업 또는 다운 동작을 통한 순차 검색 방식을 이용하여 위상 에러를 제거하기 위한 출력 디지털 비트를 생성하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 10 |
10
제2항에 있어서,상기 디지털 제어 지연 라인은 제1 지연 분해능을 갖는 다수개의 낸드 게이트 타입의 디지털 제어 지연 유닛을 포함하며,상기 위상보간 범위 선택기는 제2 지연 분해능을을 갖는 다수개의 낸드 게이트 타입의 격자 지연 유닛을 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로
|
| 11 |
11
제1항 내지 제10항 중 어느 한 항에 따른 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법으로서,제1 지연 고정 루프의 2진 검색 모드의 동작이 개시되어, 가변 연속 근사 레지스터를 이용하여 2진 검색을 수행하는 단계;입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT) 사이의 위상 에러가 기준 지연 분해능 이내로 제거되었는지 판단하는 단계;판단 결과, 상기 위상 에러가 기준 지연 분해능 이내로 제거된 경우에는 제2 지연 고정 루프의 순차 검색 모드 단계로 진행되며, 상기 위상 에러가 기준 지연 분해능 이내로 제거되지 않은 경우에는, 최대 유효 출력 디지털 비트를 모두 사용했는지 판단하는 단계; 및판단 결과, 최대 유효 출력 디지털 비트를 모두 사용하지 않은 경우, 2진 검색 모드를 재시작하고, 최대 유효 출력 디지털 비트를 모두 사용한 경우에는 하이브리드 검색 방식을 이용한 디지털 지연 고정 루프 회로를 초기화하는 단계;를 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법
|
| 12 |
12
제11항에 있어서,상기 제2 지연 고정 루프의 순차 검색 모드 단계는,상기 제2 지연 고정 루프의 카운터를 이용한 순차 검색을 수행하는 단계;상기 입력 클록 신호와 출력 클록 신호 사이의 위상 에러가 목표 지연 분해능 이내로 제거되었는지 판단하는 단계; 및 판단 결과, 목표 지연 분해능 이내로 제거된 경우에는 하이브리드 검색 방식을 이용하는 디지털 지연 고정 루프 회로의 동작을 종료하는 단계;를 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법
|
| 13 |
13
제12항에 있어서,상기 판단 결과, 상기 위상 에러가 목표 지연 분해능 이내로 제거되지 않은 경우에는 상기 제1 지연 고정 루프의 가변 연속 근가 레지스터를 카운터 모드로 전환하여 순차 검색을 수행하는 단계; 및상기 제2 지연 고정 루프의 카운터를 이용하여 순차 검색을 수행하는 단계를 더 포함하는 것을 특징으로 하는 하이브리드 검색 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법
|
