| 1 |
1
상면에 특정 주기를 가지고 필라(pillar) 형태의 어레이(array) 패턴을 포함하는 제1 도전형의 반도체 기판; 및상기 반도체 기판 상에 도핑 공정이 없이 형성되어 이종접합(heterojunction)을 이루고, 상기 어레이 패턴을 따라 컨포말하게 형성되고, 입사광을 투과하는 투명 전극막을 포함하는 광전소자
|
| 2 |
2
제 1항에 있어서,상기 어레이 패턴의 높이는 흡수 거리의 0
|
| 3 |
3
제 1항에 있어서,상기 반도체 기판은 상기 반도체 기판 내에 제1 위치에서 깊이 방향으로 형성되는 공핍층(Space charge region, SCR)을 더 포함하고,상기 제1 위치와 상기 어레이 패턴 상의 상기 투명 전극막의 상면과의 수직 거리는 흡수 거리의 0
|
| 4 |
4
삭제
|
| 5 |
5
제 1항에 있어서,상기 반도체 기판은 Si, Ge 또는 GaAs 중에서 적어도 하나를 포함하는 광전소자
|
| 6 |
6
제 1항에 있어서,상기 투명 전도체 패턴은 ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함하는 광전소자
|
| 7 |
7
제 1항에 있어서,상기 투명 전극막의 높이는 50nm 내지 1000nm인 광전소자
|
| 8 |
8
제 1항에 있어서,상기 어레이 패턴의 폭은 100nm 내지 10μm인 광전소자
|
| 9 |
9
제 8항에 있어서,상기 어레이 패턴의 주기는 상기 어레이 패턴의 폭의 1배 내지 2배인 광전소자
|
| 10 |
10
제 1항에 있어서,상기 반도체 기판과 상기 투명 전극막 사이에 인터페이스막을 더 포함하는 광전소자
|
| 11 |
11
제 1항에 있어서,상기 투명 전극막 상에 도전성 물질을 포함하는 제1 전극을 더 포함하는 광전소자
|
| 12 |
12
제 11항에 있어서,상기 반도체 기판 아래에 도전성 물질을 포함하는 제2 전극을 더 포함하고,상기 제1 전극과 상기 제2 전극의 전압차인 동작 전압의 크기는 상기 투명 전극막과 상기 반도체 기판 사이의 빌트인 전압의 크기의 0배 내지 2배인 광전소자
|
| 13 |
13
제1 도전형의 반도체 기판을 제공하고,상기 반도체 기판의 상면에 특정 주기를 가지는 필라 형태의 어레이 패턴을 형성하고,상기 어레이 패턴 상에 컨포말하게 투명 전극막을 형성하여 상기 반도체 기판 내에 제1 위치에서 깊이 방향으로 형성되는 공핍층을 형성하는 것을 포함하되,상기 투명 전극막은 상기 반도체 기판 상에 도핑 공정이 없이 형성되어 이종접합(heterojunction)을 이루고,상기 제1 위치와 상기 어레이 패턴 상의 상기 투명 전극막의 상면과의 수직 거리는 흡수 거리의 0
|
| 14 |
14
제 13항에 있어서,상기 어레이 패턴을 형성하는 것은,상기 반도체 기판의 상면에 특정 주기를 가지는 마스크 패턴을 형성하고,노출된 상기 반도체 기판을 식각하고,상기 마스크 패턴을 제거하는 것을 포함하는 광전소자의 제조 방법
|
