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반도체 기판;상기 기판 상에 일정한 주기를 가지는 제1 영역과 상기 제1 영역 사이에 위치하는 제2 영역을 포함하되, 상기 제1 영역의 상면의 높이는 상기 제2 영역의 상면의 높이보다 크거나 같은 에미터 층; 및 상기 에미터 층 상에 형성되는 투명 전도층을 포함하는 셀렉티브 에미터(selective emitter) 소자
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제 1항에 있어서,상기 제1 영역의 도핑 밀도는 상기 제2 영역의 도핑 밀도보다 크거나 같은 셀렉티브 에미터 소자
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제 1항에 있어서,상기 에미터 층의 도핑 밀도는 상기 에미터 층의 표면에서 깊이 방향으로 점차 줄어드는 셀렉티브 에미터 소자
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제 3항에 있어서,상기 제1 영역의 상면의 도핑 밀도와 상기 제2 영역의 표면의 도핑 밀도는 동일한 셀렉티브 에미터 소자
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제 1항에 있어서,상기 제1 영역은 위로 볼록한 형상(convex-shape)인 셀렉티브 에미터 소자
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제 5항에 있어서,상기 제1 영역은 상기 반도체 기판의 상면과 예각을 이루는 경사부를 포함하는 셀렉티브 에미터 소자
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제 1항에 있어서,상기 투명 전도체 패턴은 ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함하는 셀렉티브 에미터 소자
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8
제 1항에 있어서,상기 투명 전극층 상에 제1 도전체를 포함하는 전면 전극과,상기 반도체 기판의 아래에 제2 도전체를 포함하는 후면 전극을 더 포함하는 셀렉티브 에미터 소자
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제 8항에 있어서,상기 전면 전극은 Al, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함하는 셀렉티브 에미터 소자
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10
제 1항에 있어서,상기 반도체 기판은 Si, Ge 또는 GaAs 중에서 적어도 하나를 포함하는 셀렉티브 에미터 소자
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제 1항에 있어서,상기 에미터 층과 상기 투명 전도층 사이에 위치하고, 입사광의 반사를 감소시키는 제1 반사 방지층을 더 포함하는 셀렉티브 에미터 소자
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제 1항에 있어서,상기 투명 전도층 상에 위치하고, 입사광의 반사를 감소시키는 제2 반사 방지층을 더 포함하는 셀렉티브 에미터 소자
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제 11항 또는 제 12항에 있어서,상기 제1 또는 제2 반사 방지층은 SiNx 또는 TiOx(여기서, x는 자연수) 중 적어도 하나를 포함하는 셀렉티브 에미터 소자
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반도체 기판 상에 특정 주기로 반복되는 더미 패턴을 형성하는 단계;상기 반도체 기판 및 상기 더미 패턴 상에 마스크를 형성하는 단계;상기 더미 패턴 및 상기 더미 패턴 상의 마스크를 제거하여 상기 반도체 기판의 일부를 노출시키는 단계; 및상기 노출된 반도체 기판을 식각하는 단계; 및 상기 식각된 반도체 기판 상에 투명 전도층을 형성하는 단계를 포함하는 셀렉티브 에미터 소자의 제조 방법
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제 14항에 있어서,상기 식각은 습식 식각(wet etching)을 포함하는 셀렉티브 에미터 소자의 제조 방법
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제 14항에 있어서,상기 더미 패턴을 형성하는 단계 전에, 상기 반도체 기판을 도핑하는 단계를 더 포함하는 셀렉티브 에미터 소자의 제조 방법
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제 14항에 있어서,상기 반도체 기판을 식각하는 단계 후에, 상기 반도체 기판을 도핑하는 단계를 더 포함하는 셀렉티브 에미터 소자의 제조 방법
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