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SOI(001) 기판 상에 반도체 에피층 성장방법

  • 기술번호 : KST2015217168
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 SOI 기판 상에 고품위의 반도체 에피층을 형성하는 방법에 관한 것으로서, SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서, SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계와, 상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계와, 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계와, 상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계와, 상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계를 포함하여 이루어진 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법을 기술적 요지로 한다. 이에 의해, SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 반도체 소자를 제공할 수 있으며, 결함이 없는(defect free) 에피층을 더욱 낮은 두께에서 얻을 수 있어 소자의 제조가 용이한 이점이 있다.
Int. CL H01L 21/20 (2006.01) H01L 27/12 (2006.01)
CPC H01L 21/20(2013.01) H01L 21/20(2013.01) H01L 21/20(2013.01) H01L 21/20(2013.01)
출원번호/일자 1020140174003 (2014.12.05)
출원인 (재)한국나노기술원
등록번호/일자 10-1556089-0000 (2015.09.22)
공개번호/일자
공고번호/일자 (20151001) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2014.12.05)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 (재)한국나노기술원 대한민국 경기도 수원시 영통구

발명자

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번호 이름 국적 주소
1 신찬수 대한민국 경기도 수원시 영통구
2 조영대 대한민국 경기도 고양시 덕양구
3 전동환 대한민국 경기도 용인시 수지구
4 박경호 대한민국 경기도 수원시 영통구
5 박원규 대한민국 서울특별시 서초구
6 고대홍 대한민국 경기도 고양시 일산서구
7 김대현 대한민국 대구광역시 수성구

대리인

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번호 이름 국적 주소
1 이준성 대한민국 서울특별시 강남구 삼성로**길 **, ***호 준성특허법률사무소 (대치동, 대치빌딩)

최종권리자

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번호 이름 국적 주소
1 (재)한국나노기술원 대한민국 경기도 수원시 영통구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2014.12.05 수리 (Accepted) 1-1-2014-1186753-77
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2014.12.08 수리 (Accepted) 1-1-2014-1189785-42
3 직권정정안내서
Notification of Ex officio Correction
2014.12.22 발송처리완료 (Completion of Transmission) 1-5-2014-0233058-15
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.06.30 수리 (Accepted) 4-1-2015-5087922-39
5 선행기술조사의뢰서
Request for Prior Art Search
2015.07.10 수리 (Accepted) 9-1-9999-9999999-89
6 선행기술조사보고서
Report of Prior Art Search
2015.09.09 발송처리완료 (Completion of Transmission) 9-6-2015-0072446-06
7 등록결정서
Decision to grant
2015.09.18 발송처리완료 (Completion of Transmission) 9-5-2015-0645037-41
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서,SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계;상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계;에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계;상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계;상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계; 및상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계;를 포함하여 이루어진 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법
2 2
제 1항에 있어서, 상기 AART패턴은,KOH 또는 TMAH에 의한 습식 식각을 통해 형성하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법
3 3
제 1항에 있어서, 제 6단계 이후에,CMP 공정을 수행하여 상부 실리콘층을 제거하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법
4 4
제 3항에 있어서, 상기 상부 실리콘층을 제거한 후,습식 식각 공정을 통해 돌출된 형태의 에피층이 나타나도록 형성하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법
5 5
제 1항 내지 제 4항 중의 어느 한 항에 있어서, 상기 ART패턴은,트렌치 또는 홀 형태로 형성되는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법
6 6
제 1항에 있어서, 상기 절연물은,SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법
7 7
제 1항에 있어서, 상기 제6단계의 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식 식각에 의한 평탄화 공정이 더 추가되는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법
8 8
제 1항에 있어서, 상기 제6단계는,상기 반도체의 성장 시 표면에너지가 가장 낮은 (111)면으로 끝나게 성장한 후, CMP 또는 건식 식각에 의한 평탄화 공정을 더 수행하여 상기 ART패턴 상에 반도체의 일정 부위가 잔존하도록 하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법
9 9
제 1항에 있어서, 상기 반도체는,실리콘과 동일한 다이아몬드 결정구조를 갖거나 또는 Zinc Blende 결정구조를 갖는 물질인 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법
지정국 정보가 없습니다
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1 산업통상자원부 연세대학교 산학협력단 산업혁신기술개발사업 III-V Channel을 이용한 CMOS extension 기술 개발