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제1 ggNMOSFET의 패드에 연결된 드레인으로 인가된 ESD 펄스를 제1 p형 웰에 접속된 소스를 통해 상기 제1 p형 웰로 도통시키는 제1 전류 경로; 및
상기 제1 전류 경로를 통해 도통된 상기 ESD 펄스를 트리거링 포텐셜로 하며, 상기 패드에 연결된 제1 p형 영역과 n형 웰, 상기 제1 p형 웰 및 제2 n형 영역으로 구성되는 사이리스터를 통해 상기 제1 p형 영역으로 인가된 ESD 펄스를 상기 제2 n형 영역으로 도통시키는 제2 전류 경로
를 포함하는 것을 특징으로 하는 ESD 보호 회로
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2
애노드에 접속된 제1 p형 영역, 상기 애노드에 접속된 n형 웰 및 제2 n형 영역을 통해 캐쏘드에 접속된 제1 p형 웰을 포함하는 PNP 트랜지스터;
상기 n형 웰, 상기 제1 p형 웰 및 상기 제2 n형 영역을 포함하는 NPN 트랜지스터; 및
드레인이 상기 애노드에 접속되며, 소스가 상기 제1 p형 웰에 접속된 ggNMOSFET
를 포함하는 것을 특징으로 하는 ESD 보호 회로
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3
제2항에 있어서,
상기 소스는 상기 제1 p형 웰에 구비된 제3 p형 영역을 통해 상기 제1 p형 웰에 접속되는 것을 특징으로 하는 ESD 보호 회로
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4
기판에 형성된 제1 p형 웰, n형 웰 및 제2 p형 웰;
상기 제1 p형 웰 상부에 형성된 제2 n형 영역;
상기 n형 웰의 상부에 형성된 제1 p형 영역; 및
상기 제2 p형 웰 상부에 형성된 드레인 및 소스를 포함하는 ggNMOSFET
를 포함하되,
상기 드레인, 제1 n형 영역 및 제1 p형 영역은 애노드에 접속되며, 상기 소스는 상기 제1 p형 웰에 접속되며, 제2 n형 영역은 캐쏘드에 접속되는 것을 특징으로 하는 ESD 보호 회로
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5
제4항에 있어서,
상기 제1 p형 웰 상부에 구비되며, 상기 캐쏘드에 접속된 제2 p형 영역;
상기 n형 웰 및 상기 제2 p형 웰의 경계면에 구비되는 제3 n형 영역; 및
상기 제1 p형 웰 상부에 구비되는 제3 p형 영역을 더 포함하되,
상기 제1 n형 영역 및 상기 제1 p형 영역은 상기 n형 웰 상부에 구비되며, 상기 소스는 상기 제3 p형 영역을 통해 상기 제1 p형 웰에 접속되는 것을 특징으로 하는 ESD 보호 회로
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