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멀티스레드 프로세서의 캐시 메모리 장치로서,상기 멀티스레드의 스레드 수만큼 분할된 복수의 SRAM 뱅크와,각각의 상기 SRAM 뱅크는 전체 SRAM의 깊이를 상기 스레드 수만큼 등분하여 구성하여, 상기 각 SRAM 뱅크는 상기 각 스레드의 캐시로 동작하도록 구성하는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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멀티스레드 프로세서의 캐시 메모리 장치로서,상기 멀티스레드의 스레드 수를 기준으로 다음의 조건 1을 만족하도록 분할된 복수의 SRAM 뱅크 형태로 구성하고, 각각의 상기 SRAM 뱅크는 전체 SRAM의 깊이를 상기 스레드 수만큼 등분하여 구성하여, 상기 각 SRAM 뱅크는 스레드들의 캐시로 동작하도록 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제2항 또는 제3항에 있어서,상기 멀티스레드 프로세서로부터 입력되는 주소는,유효 바이트의 크기를 선택하기 위한 제1 비트;접근하고자 하는 SRAM 뱅크를 선택하기 위한 제2 비트;태그 영역의 인덱스를 검색하기 위한 제3 비트; 및태그 주소를 위한 제4 비트로 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제5항에 있어서,상기 멀티스레드 프로세서로부터 입력되는 주소는 32비트로 구성되고,상기 제1 비트는 2비트, 상기 제2 비트는 3비트, 상기 제3 비트는 9비트, 그리고 상기 제4 비트는 18비트로 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제2항 또는 제3항에 있어서,상기 복수의 SRAM 뱅크는 모든 SRAM 뱅크가 동시에 캐시 히트 및 캐시 미스 여부를 판단하여 상기 프로세서로 전송하도록 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제7항에 있어서,상기 캐시 히트를 위한 히트 비트가 상기 스레드 수와 동일하게 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제7항에 있어서,상기 캐시 미스로 판단시, 모든 SRAM 뱅크의 동일 인덱스 라인과 캐시 데이터 영역의 해당 인덱스 라인을 모두 갱신하도록 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제2항 또는 제3항에 있어서,상기 캐시 메모리는 상기 각 스레드 마다 고유한 캐시로 동작하기 위한 영역과 공유 메모리로 사용되기 위한 영역으로 분할될 수 있는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제10항에 있어서,상기 캐시 메모리 중 일부 영역을 상기 공유 메모리 사용할 경우, 상기 SRAM 뱅크의 뱅크 인덱스를 SRAM 주소의 상위 주소로 사용하도록 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제10항에 있어서,상기 각 스레드 마다 고유한 캐시로 동작하기 위한 영역과 공유 메모리로 사용되기 위한 영역의 분할을 수행하기 위한 제어 유닛을 더 포함하는 하는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제12항에 있어서,상기 제어 유닛은, 입력 제어 파라미터에 근거하여 전체 SRAM 뱅크 중 상기 캐시로 동작하기 위한 영역에 대해 태그 영역과 캐시 데이터 영역으로 분할하여 각 영역을 갱신하도록 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제13항에 있어서,상기 제어 유닛은, 캐시 메모리의 크기에 따라 입력 주소의 각 내부 비트 길이를 결정하도록 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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제2항 또는 제3항에 있어서,상기 각 스레드의 캐시로 동작하는 상기 SRAM 뱅크는 세트 연관 캐시로 동작되도록 구성되는 것을 특징으로 하는 멀티스레드 프로세서의 캐시 메모리 장치
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