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제1 P형 영역, 제1 N형 영역, 제2 P형 영역 및 제2 N형 영역을 포함하는 사이리스터를 구비한 ESD 보호 회로에 있어서,
상기 제1 P형 영역을 소스로 하는 PMOS 트랜지스터; 및
상기 제2 N형 영역을 소스로 하는 NMOS 트랜지스터
를 포함하되, 상기 NMOS 트랜지스터의 게이트는 상기 PMOS 트랜지스터의 드레인 및 상기 제2 N형 영역에 접속되는 것을 특징으로 하는 ESD 보호 회로
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제1항에 있어서,
상기 제1 P형 영역과 상기 PMOS 트랜지스터의 게이트 사이에 접속된 저항; 및
상기 PMOS 트랜지스터의 게이트와 상기 제2 N형 영역 사이에 접속된 커패시터를 더 포함하는 것을 특징으로 하는 ESD 보호 회로
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제1항에 있어서,
상기 PMOS 트랜지스터는 상기 제1 N형 영역에 구비되는 것을 특징으로 하는 ESD 보호 회로
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4
제1항에 있어서,
상기 NMOS 트랜지스터는
상기 제1 N형 영역과 제2 P형 영역의 경계에 구비된 드레인; 및
상기 제2 P형 영역에 구비된 소스
를 포함하는 것을 특징으로 하는 ESD 보호 회로
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5
P형 기판;
상기 P형 기판에 구비된 N형 웰;
상기 N형 웰 내에 구비된 PMOS 트랜지스터; 및
상기 P형 기판과 상기 N형 웰의 경계면에 구비된 NMOS 트랜지스터
를 포함하되,
상기 PMOS 트랜지스터의 소스는 애노드에 대응되며, 상기 NMOS 트랜지스터의 게이트는 상기 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 소스에 접속되는 것을 특징으로 하는 ESD 보호 회로
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6
제5항에 있어서,
상기 PMOS 트랜지스터의 소스와 상기 PMOS 트랜지스터의 게이트 사이에 접속된 저항; 및
상기 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 소스 사이에 접속된 커패시터를 더 포함하는 것을 특징으로 하는 ESD 보호 회로
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7
제5항에 있어서,
상기 NMOS 트랜지스터는
상기 N형 웰과 P형 기판의 경계에 구비된 드레인; 및
상기 P형 기판에 구비된 소스
를 포함하는 것을 특징으로 하는 ESD 보호 회로
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8
제1항에 있어서,
상기 N형 웰에 구비되며, 상기 PMOS 트랜지스터의 소스에 접속된 N형 확산 영역; 및
상기 P형 기판에 구비되며, 상기 NMOS 트랜지스터의 소스에 접속된 P형 영역
을 더 포함하는 것을 특징으로 하는 ESD 보호 회로
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9
제1 P형 영역, 제1 N형 영역, 제2 P형 영역 및 제2 N형 영역을 포함하는 사이리스터를 구비하는 ESD 보호 회로에 있어서,
상기 제1 N형 영역과 제2 P형 영역 간의 경계에 구비되며, ESD 펄스가 상기 제1 P형 영역에 인가되면 브레이크 다운 전압을 감소시켜 상기 ESD 펄스를 접지 단자로 도통시키는 NMOS 트랜지스터; 및
고주파 신호 인가시 턴-온되어 상기 고주파 신호를 제1 P형 영역 및 드레인을 통해 상기 접지 단자로 도통시키는 PMOS 트랜지스터
를 포함하는 것을 특징으로 하는 ESD 보호 회로
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