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기판 상에 형성된 다결정질 실리콘 활성층;상기 다결정질 실리콘 활성층 상에 형성된 게이트 절연막;상기 게이트 절연막을 사이에 두고 상기 다결정질 실리콘 활성층의 적어도 일부와 중첩되는 게이트 도전막; 및상기 게이트 도전막에 의해 이격된 상기 다결정질 실리콘 활성층의 양 측부들에 접속된 소오스 및 드레인 전극들을 포함하며, 상기 다결정질 실리콘 활성층과 상기 게이트 절연막 사이의 계면 및 실리콘 결정립들 사이의 계면 중 적어도 하나에서 수소에 의해 딥 트랩이 패시베이션된 박막 트랜지스터
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제 1 항에 있어서,상기 박막 트랜지스터는 상기 활성층 상에 순차대로 상기 게이트 절연막 및 게이트 도전막이 형성되는 상부 게이트 구조를 갖는 것을 특징으로 하는 박막 트랜지스터
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제 1 항에 있어서,상기 박막 트랜지스터는 상기 게이트 도전막 상에 순차대로 상기 게이트 절연막 및 상기 활성층이 형성되는 하부 게이트 구조를 갖는 것을 특징으로 하는 박막 트랜지스터
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제 1 항에 있어서,상기 박막 트랜지스터는 소오스, 드레인 전극이 없는 무정션(junctionless 또는 junction free)의 게이트 구조를 갖는 것을 특징으로 하는 박막 트랜지스터
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제 1 항에 있어서,상기 게이트 절연막은 실리콘 산화막 (SiO2), 실리콘 질화물 (Si3N4), 하프늄 산화물 (HfO2), 알루미늄 산화물 (Al2O3), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 가돌리늄 산화물 (Gd2O3), 지르코늄 산화물 (ZrO2), barium zirconate titanate (BZT), barium strontium titanate (BST) 중 어느 하나 또는 2 이상의 적층 구조를 포함하는 것을 특징으로 하는 박막 트랜지스터
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기판 상에 다결정질 실리콘 활성층을 형성하는 단계;상기 다결정질 실리콘 활성층 상에 게이트 절연막을 형성하는 단계; 및상기 실리콘 활성층 및 상기 게이트 절연막을 포함하는 결과물에 대하여 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리하는 단계를 포함하는 박막 트랜지스터의 제조 방법
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제 6 항에 있어서, 상기 열처리하는 단계는 5 atm 내지 50 atm 압력의 범위 내에서 수행되는 박막 트랜지스터의 제조 방법
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제 6 항에 있어서, 상기 열처리하는 단계는 5 atm 내지 19 atm 압력의 범위 내에서 수행되는 박막 트랜지스터의 제조 방법
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제 6 항에 있어서, 상기 열처리하는 단계는 400 ℃ 내지 450 ℃ 의 범위 내에서 수행되는 박막 트랜지스터의 제조 방법
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10
제 6 항에 있어서, 게이트 전극 및 소오스·드레인 전극 중 적어도 어느 하나를 형성하는 단계 이후에 상기 열처리하는 단계를 포함하는 박막 트랜지스터의 제조 방법
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기판 주면에 수직한 방향으로 연장된 다결정질 실리콘 채널막;상기 실리콘 채널막 상에 형성된 게이트 절연막; 및상기 게이트 절연막을 사이에 두고 상기 실리콘 채널막의 적어도 일부와 중첩되는 정보 저장막을 포함하며,상기 다결정질 실리콘 채널막과 상기 게이트 절연막 사이의 계면 및 실리콘 결정립들 사이의 계면 중 적어도 하나에서 수소에 의해 딥 트랩이 패시베이션된 3 차원 메모리 소자
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제 11 항에 있어서, 상기 3 차원 메모리 소자는 상기 정보 저장막이 플로팅 게이트 전극 또는 전하 트랩층 중 어느 하나인 플래시 메모리 소자를 포함하는 3 차원 메모리 소자
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제 11 항에 있어서, 상기 3 차원 반도체 소자는, Pipe-shaped Bit-Cost Scalable (P-BiCS), Vertical NAND (V-NAND), Terabit Cell Array Transistor (TCAT) 중 어느 하나 또는 2 이상의 구조를 병합한 메모리 소자를 포함하는 3차원 반도체 소자
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제 11 항에 있어서,상기 3차원 반도체 소자는 소오스, 드레인 전극이 없는 무정션(junctionless 또는 junction free)의 게이트 구조를 갖는 메모리 소자를 포함하는 3차원 반도체 소자
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기판 주면에 수직한 방향으로 연장된 다결정질 실리콘 채널막을 형성하는 단계;상기 실리콘 채널막 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막을 사이에 두고 상기 실리콘 채널막의 적어도 일부와 중첩되는 정보 저장막을 형성하는 단계; 및상기 실리콘 활성막과 상기 게이트 절연막 및 정보 저장막을 포함하는 결과물에 대하여 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리하는 단계를 포함하는 3차원 비휘발성 반도체 소자의 제조 방법
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제 15 항에 있어서, 상기 열처리하는 단계는 5 atm 내지 50 atm 압력의 범위 내에서 수행되는 3차원 비휘발성 반도체 소자의 제조 방법
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제 15 항에 있어서, 상기 열처리하는 단계는 5 atm 내지 19 atm 압력의 범위 내에서 수행되는 3차원 비휘발성 반도체 소자의 제조 방법
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제 15 항에 있어서, 상기 열처리하는 단계는 400 ℃ 내지 450 ℃ 의 범위 내에서 수행되는 3차원 비휘발성 반도체 소자의 제조 방법
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제 15 항에 있어서, 상기 정보 저장막 상에 게이트 전극 및 상기 활성막에 대하여 전기적으로 연결되는 소오스·드레인 전극 중 적어도 어느 하나를 형성하는 단계 이후에 상기 열처리하는 단계를 포함하는 3차원 비휘발성 반도체 소자의 제조 방법
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