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입력 데이터와 클럭 신호를 지연시키는 지연부;상기 입력 데이터, 지연된 상기 입력 데이터 및 상기 클럭 신호를 입력받아 제1 출력 데이터를 생성하는 마스터 래치;상기 입력 데이터, 지연된 상기 클럭 신호를 입력받아 제2 출력 데이터를 생성하는 섀도우 래치;상기 제1 출력 데이터와 상기 제2 출력 데이터를 비교하여 상기 제1 출력 데이터와 상기 제2 출력 데이터가 서로 상이한 경우 오류 신호를 생성하는 오류 신호 발생부;상기 오류 신호에 의해 상기 입력 데이터를 입력받아 상기 마스터 래치로부터 출력되는 새로운 제1 출력 데이터와 상기 제2 출력 데이터를 입력받아 제3 출력 데이터를 생성하는 슬레이브 래치를 포함하는 것을 특징으로 하는 플립 플롭
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제 1 항에 있어서, 상기 플립 플롭은상기 오류 신호 발생부를 활성화시키는 탐지 신호를 발생시키는 탐지 펄스 발생부를 더 포함하는 것을 특징으로 하는 플립 플롭
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3
제 2 항에 있어서, 상기 탐지 펄스 발생부는상기 지연 클럭 신호(D-CLK)에 동기화되어 상기 지연 클록 신호의 데이터 입력 구간 이후, 데이터 유지 구간에서 소정 간격으로 상기 오류 신호 발생부를 활성화시키기 위한 탐지 펄스를 생성하는 것을 특징으로 플립 플롭
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4
제 2 항에 있어서, 상기 마스터 래치, 상기 섀도우 래치 및 슬레이브 래치는 각각 동일한 데이터가 입력되는 경우에만 활성화되는 시-엘리먼트(C-element) 회로인 것을 특징으로 하는 플립 플롭
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5
제 4 항에 있어서, 상기 마스터 래치는상기 지연 입력 데이터, 상기 입력 데이터, 상기 클럭 신호가 각각 게이트로 입력되는 제1 내지 제3 p-mos 트랜지스터;반전 클럭 신호, 상기 지연 입력 데이터, 상기 입력 데이터가 각각 게이트로 입력되는 제1 내지 제3 n-mos 트랜지스터;상기 오류 신호가 게이트로 입력되는 제4 n-mos 트랜지스터; 및반전된 상기 오류 신호가 게이트로 입력되는 제4 p-mos 트랜지스터를 포함하는 것을 특징으로 하는 플립 플롭
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6
제 5 항에 있어서, 상기 마스터 래치에서상기 제1 p-mos 트랜지스터의 소스와 드레인은 각각 구동 전압과 제2 p-mos 트랜지스터의 소스에 접속되어 있으며,상기 제2 p-mos 트랜지스터의 드레인은 제3 p-mos 트랜지스터의 소스에 접속되어 있으며,상기 제3 p-mos 트랜지스터의 드레인은 제1 n-mos 트랜지스터의 드레인에 접속되어 있으며,상기 제1 n-mos 트랜지스터의 소스는 제2 n-mos 트랜지스터의 드레인에 접속되어 있으며,상기 제2 n-mos 트랜지스터의 소스는 제3 n-mos 트랜지스터의 드레인에 접속되어 있으며,상기 제3 n-mos 트랜지스터의 소스는 접지되어 있으며,상기 제4 p-mos 트랜지스터의 소스와 드래인은 각각 상기 제2 p-mos 트랜지스터의 드레인과 상기 제4 n-mos 트랜지스터의 드레인에 접속되어 있으며,상기 제4 n-mos 트랜지스터의 소스는 제2 n-mos 트랜지스터의 드레인에 접속되어 있는 것을 특징으로 하는 플립 플롭
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7
제 4 항에 있어서, 상기 섀도우 래치는상기 입력 데이터와 상기 지연 클럭 신호가 각각 게이트로 입력되는 제5 및 제6 p-mos 트랜지스터; 및상기 입력 데이터와 반전된 상기 지연 클럭 신호가 각각 게이트로 입력되는 제5 및 제6 n-mos 트랜지스터를 포함하는 것을 특징으로 하는 플립 플롭
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8
제 7 항에 있어서, 상기 섀도우 래치에서상기 제5 p-mos 트랜지스터의 소스와 드레인은 각각 구동 전압과 제6 p-mos 트랜지스터의 소스에 접속되어 있으며,상기 제6 p-mos 트랜지스터의 드레인은 제5 n-mos 트랜지스터의 드레인에 접속되어 있으며,상기 제5 n-mos 트랜지스터의 소스는 제6 n-mos 트랜지스터의 드레인에 접속되어 있으며,상기 제6 n-mos 트랜지스터의 소스는 접지되어 있는 것을 특징으로 하는 플립 플롭
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9
제 4 항에 있어서, 상기 슬레이브 래치는상기 제2 출력 데이터, 상기 제1 출력 데이터 및 반전 클럭 신호가 각각 게이트로 입력되는 제7 p-mos 트랜지스터 내지 제9 p-mos 트랜지스터; 및상기 클럭 신호, 상기 제2 출력 데이터, 상기 제1 출력 데이터가 각각 게이트로 입력되는 제7 n-mos 트랜지스터 내지 제9 n-mos 트랜지스터를 포함하는 것을 특징으로 하는 플립 플롭
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10
제 9 항에 있어서, 상기 슬레이브 래치에서상기 제7 p-mos 트랜지스터의 소스와 드레인은 각각 구동 전압과 제8 p-mos 트랜지스터의 소스에 접속되어 있으며,상기 제8 p-mos 트랜지스터의 드레인는 제9 p-mos 트랜지스터의 소스에 접속되어 있으며,상기 제9 p-mos 트랜지스터의 드레인는 제7 n-mos 트랜지스터의 드레인에 접속되어 있으며,상기 제7 n-mos 트랜지스터의 소스는 제8 n-mos 트랜지스터의 드레인에 접속되어 있으며,상기 제8 n-mos 트랜지스터의 소스는 제9 n-mos 트랜지스터의 드레인에 접속되어 있으며,상기 제9 n-mos 트랜지스터의 소스는 접지되어 있는 것을 특징으로 하는 플립 플롭
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