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반도체 소자의 테스트 방법

  • 기술번호 : KST2016000556
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 소자의 테스트 방법이 개시된다. 실질적으로 반도체 소자의 고유의 기능을 검사하는 테스트 공정과 동일한 조건과 전력의 인가 환경을 제공하기 위해 제거 파워핀 수를 설정한다. 제거 파워핀 수의 설정을 통해 정상적인 동작 상황에서 제공될 수 있는 최종 파워핀 수가 결정된다. 최종 파워핀 수는 반도체 소자가 정상적으로 기능하기 위해 연결되는 최소한의 파워핀 수를 의미하며, 반도체 소자의 동작에서 타이밍 마진을 제거한 상태에 도달하게 한다. 이어서, 테스트의 스캔 모드에서 사용될 수 있는 지연 테스트 패턴이 인가된다. 지연 테스트 패턴에서 불량으로 판단되는 경우, 지연 테스트 패턴의 주기는 증가한다. 지연 테스트 패턴의 주기의 증가는, 지연 테스트 패턴에서의 스위칭 횟수의 증가, 또는 단위 시간당 요구되는 과도한 전류로 인한 그라운드 바운싱등의 효과를 상쇄하는 효과를 발휘하여 정상적인 반도체 소자가 불량으로 판정되는 오버킬 현상을 방지한다. 반도체 테스트, 스캔 테스트, 테스트 패턴
Int. CL G01R 31/3185 (2006.01.01) G01R 31/28 (2006.01.01) G01R 1/073 (2006.01.01)
CPC G01R 31/318536(2013.01) G01R 31/318536(2013.01) G01R 31/318536(2013.01) G01R 31/318536(2013.01) G01R 31/318536(2013.01) G01R 31/318536(2013.01) G01R 31/318536(2013.01)
출원번호/일자 1020080113772 (2008.11.17)
출원인 한양대학교 산학협력단
등록번호/일자 10-1002102-0000 (2010.12.10)
공개번호/일자 10-2010-0054930 (2010.05.26) 문서열기
공고번호/일자 (20101216) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.11.17)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 백상현 대한민국 서울특별시 서초구

대리인

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번호 이름 국적 주소
1 특허법인이상 대한민국 서울특별시 서초구 바우뫼로 ***(양재동, 우도빌딩 *층)

최종권리자

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번호 이름 국적 주소
1 한양대학교 에리카산학협력단 경기도 안산시 상록구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2008.11.17 수리 (Accepted) 1-1-2008-0789482-00
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2008.11.18 수리 (Accepted) 1-1-2008-0793448-07
3 선행기술조사의뢰서
Request for Prior Art Search
2010.07.23 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2010.08.17 수리 (Accepted) 9-1-2010-0052637-17
5 의견제출통지서
Notification of reason for refusal
2010.08.23 발송처리완료 (Completion of Transmission) 9-5-2010-0365516-36
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2010.10.20 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0677064-38
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2010.10.20 수리 (Accepted) 1-1-2010-0677050-00
8 등록결정서
Decision to grant
2010.12.06 발송처리완료 (Completion of Transmission) 9-5-2010-0560096-25
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기준 테스트 패턴을 반도체 소자에 인가하여 정상 동작 시의 제거 파워핀 수를 설정하여 최종 파워핀 수를 결정하는 단계; 및 상기 반도체 소자에 지연 테스트 패턴을 인가하여 상기 제거 파워핀 수에 상응하는 상기 지연 테스트 패턴의 주기를 설정하는 단계를 포함하고, 상기 지연 테스트 패턴의 주기를 설정하는 단계는, 상기 최종 파워핀 수에 따라 상기 반도체 소자에 전류를 공급하고, 상기 지연 테스트 패턴을 인가하는 단계; 및 상기 지연 테스트 패턴의 인가에 따라 상기 반도체 소자가 불량인 경우, 상기 지연 테스트 패턴의 주기를 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 방법
2 2
제1항에 있어서, 상기 제거 파워핀 수를 설정하는 단계는, 상기 제거 파워핀 수를 0으로 세팅하고, 상기 기준 테스트 패턴을 상기 반도체 소자에 인가하는 단계; 상기 반도체 소자가 정상으로 판정되는 경우, 상기 제거 파워핀 수를 1 증가시키는 단계; 및 상기 증가된 제거 파워핀 수에 따라 상기 반도체 소자의 파워핀에 전류를 공급하고, 상기 기준 테스트 패턴을 상기 반도체 소자에 재인가하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 방법
3 3
제2항에 있어서, 상기 기준 테스트 패턴의 인가 및 제거 파워핀 수의 증가는 상기 반도체 소자가 불량으로 판정될 때까지 진행하는 것을 특징으로 하는 반도체 소자의 테스트 방법
4 4
제3항에 있어서, 상기 기준 테스트 패턴의 인가에 따라 상기 반도체 소자가 불량으로 판정되는 경우, 상기 제거 파워핀 수에서 1을 빼고, 상기 최종 파워핀 수를 확정하는 것을 특징으로 하는 반도체 소자의 테스트 방법
5 5
삭제
6 6
제1항에 있어서, 상기 지연 테스트 패턴의 인가 및 상기 지연 테스트 패턴의 주기의 증가는 상기 반도체 소자가 정상으로 판정될 때까지 수행하는 것을 특징으로 하는 반도체 소자의 테스트 방법
7 7
제1항에 있어서, 상기 기준 테스트 패턴은 상기 반도체 소자의 기능 블록들의 동작 여부를 확인하는 기능 테스트 패턴 또는 이와 동일한 스위칭 횟수를 가지는 테스트 패턴인 것을 특징으로 하는 반도체 소자의 테스트 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 유비쿼터스 센서 네트워크 연구센터 한양대학교 경기지역협력연구센터사업 저전력 및 신뢰성 향상된 센서 네트워크 용도 SoC 설계