| 1 |
1
레퍼런스 분주기에서 분주된 기준신호가 리셋단자에 연결되고, 위상고정루프의 VCO 출력신호를 분주한 VCO 신호가 클럭단자에 연결되며 상기 레퍼런스 분주기의 분주비보다 하나 많은 비트의 쉬프트 레지스터; 및 상기 쉬프트 레지스터의 하위 출력비트로 비교값을 출력하는 출력부를 포함하는 것을 특징으로 하는 주파수 비교기
|
| 2 |
2
제 1항에 있어서, 상기 쉬프트 레지스터의 입력단은 로직하이 신호가 입력되는 것을 특징으로 하는 주파수 비교기
|
| 3 |
3
제 1항에 있어서, 상기 쉬프트 레지스터는 D플립플롭으로 구성되는 것을 특징으로 하는 주파수 비교기
|
| 4 |
4
제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 하위 출력비트는 하위 3비트인 것을 특징으로 하는 주파수 비교기
|
| 5 |
5
레퍼런스 분주기에서 분주된 기준신호에 대해 차동관계인 제 1기준신호와 제 2기준신호를 생성하는 입력부;상기 제 1기준신호 및 제 2기준신호가 각각 리셋단자에 연결되고, 위상고정루프의 VCO 출력신호를 분주한 VCO 신호가 클럭단자에 연결되며 상기 레퍼런스 분주기의 분주비보다 하나 많은 비트의 업 쉬프트 레지스터 및 다운 쉬프트 레지스터; 상기 업 쉬프트 레지스터의 제 1하위 출력비트 및 상기 다운 쉬프트 레지스터의 제 2하위 출력비트를 각각 비교한 비교값을 출력하는 출력부를 포함하는 것을 특징으로 하는 주파수 비교기
|
| 6 |
6
제 5항에 있어서, 상기 제 1기준신호와 제 2기준신호는 듀티비 50%의 180도 위상차이를 갖는 차동관계인 것을 특징으로 하는 주파수 비교기
|
| 7 |
7
제 5항에 있어서, 상기 업 쉬프트 레지스터 및 다운 쉬프트 레지스터의 입력단은 로직하이 신호가 입력되는 것을 특징으로 하는 주파수 비교기
|
| 8 |
8
제 5항에 있어서, 상기 업 쉬프트 레지스터와 다운 쉬프트 레지스터는 D플립플롭으로 구성되는 것을 특징으로 하는 주파수 비교기
|
| 9 |
9
제 5항에 있어서, 상기 출력부는 상기 업 쉬프트 레지스터의 제 1하위 출력비트와 상기 다운 쉬프트 레지스터의 제 2하위 출력비트를 각각 논리합시키는 OR게이트; 상기 OR게이트의 출력을 상기 분주된 기준신호에 따라 출력하는 D플립플롭을 포함하는 것을 특징으로 하는 주파수 비교기
|
| 10 |
10
제 5항에 있어서, 상기 출력부는 상기 제 1하위 출력비트가 클럭단자에 연결된 제 1D플립플롭; 상기 분주된 기준신호가 클럭단자에 연결된 제 2D플립플롭;을 구비하되, 상기 제 2D플립플롭의 반전출력값이 상기 제 1플립플롭의 입력단 및 리셋단자에 입력되고, 상기 제 1D플립플롭의 출력값과 상기 제 2D플립플롭의 반전출력값을 입력받아 논리곱하여 상기 제 2D플립플롭의 입력단으로 출력하는 제 1앤드케이트와, 상기 제 2하위 출력비트가 클럭단자에 연결된 제 3D플립플롭; 상기 분주된 기준신호가 클럭단자에 연결된 제 4D플립플롭;을 구비하되, 상기 제 4D플립플롭의 반전출력값이 상기 제 3플립플롭의 입력단 및 리셋단자에 입력되고, 상기 제 3D플립플롭의 출력값과 상기 제 4D플리플롭의 반전출력값을 입력받아 논리곱하여 제 4D플립플롭의 입력단으로 출력하는 제 2앤드게이트 및 상기 제 2D플립플롭의 출력값과 상기 제 4D플립플롭의 출력값을 논리합하여 출력하는 OR게이트를 포함하는 것을 특징으로 하는 주파수 비교기
|
| 11 |
11
제 5항 내지 제 10항 중 어느 한 항에 있어서, 상기 제 1내지 제 2하위 출력비트는 하위 3비트인 것을 특징으로 하는 주파수 비교기
|
