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버퍼 증폭기 및 버퍼 증폭기를 포함하는 트랜스 임피던스 증폭기(BUFFER AMPLIFIER AND TRANS IMPEDANCE AMPLIFIER INCLUDING BUFFER AMPLIFIER)

  • 기술번호 : KST2016005332
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 버퍼 증폭기에 관한 것이다. 본 발명의 버퍼 증폭기는, 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부, 제1 내부 신호를 출력하는 제1 차동 증폭기 및 제2 내부 신호를 출력하는 제2 차동 증폭기를 구비한 입력부, 그리고 제1 내부 신호와 상기 제2 내부 신호를 비교하여 제1 차동 출력 신호 및 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 구비한 출력부로 구성된다. 제1 차동 증폭기 및 제2 차동 증폭기는 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 제1 내부 신호 및 제2 내부 신호를 각각 구동한다. 제3 차동 증폭기는 외부 전원 전압을 이용하여 제1 차동 출력 신호 및 제2 차동 출력 신호를 구동한다.
Int. CL H03F 3/45 (2006.01.01)
CPC
출원번호/일자 1020140084322 (2014.07.07)
출원인 한국전자통신연구원
등록번호/일자 10-2073367-0000 (2020.01.29)
공개번호/일자 10-2016-0005431 (2016.01.15) 문서열기
공고번호/일자 (20200205) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.04.11)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김영호 대한민국 세종특별시
2 이상수 대한민국 대전광역시 중구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2014.07.07 수리 (Accepted) 1-1-2014-0635629-00
2 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2015.01.16 수리 (Accepted) 1-1-2015-0048901-46
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
4 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2018.04.11 수리 (Accepted) 1-1-2018-0359812-01
5 의견제출통지서
Notification of reason for refusal		 2019.06.17 발송처리완료 (Completion of Transmission) 9-5-2019-0429226-12
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2019.08.08 수리 (Accepted) 1-1-2019-0812588-51
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2019.08.08 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0812589-07
8 등록결정서
Decision to grant		 2019.11.11 발송처리완료 (Completion of Transmission) 9-5-2019-0813043-16
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
내부 전원 노드로부터 수신되는 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부;제1 차동 입력 신호와 상기 바이어스 전압을 비교하여 제1 내부 신호를 출력하는 제1 차동 증폭기 및 제2 차동 입력 신호와 상기 바이어스 전압을 비교하여 제2 내부 신호를 출력하는 제2 차동 증폭기를 포함하는 입력부; 그리고상기 제1 내부 신호와 상기 제2 내부 신호를 비교하여 제1 차동 출력 신호 및 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 포함하는 출력부를 포함하고,상기 제1 차동 증폭기 및 상기 제2 차동 증폭기는 상기 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 상기 제1 내부 신호 및 상기 제2 내부 신호를 각각 구동하고,상기 제3 차동 증폭기는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동하고,상기 제1 내지 제3 차동 증폭기들 및 상기 리플리카 바이어스부는 동일한 제어 전압에 응답하여 동작하는 전류 소스들로부터 생성되는 전류들에 기반하여 동작하는 버퍼 증폭기
2 2
제1 항에 있어서,상기 리플리카 바이어스부는,제1 노드에 연결되는 드레인 및 게이트와 제2 노드에 연결되는 소스를 구비한 제1 트랜지스터;상기 제1 노드에 연결되는 드레인 및 게이트와 상기 제2 노드에 연결되는 소스를 구비한 제2 트랜지스터;상기 제1 노드와 상기 내부 전원 노드 사이에 연결되는 저항; 그리고상기 제2 노드와 접지 노드 사이에 연결되며 제어 전압에 응답하여 동작하는 전류 소스를 포함하고,상기 제1 노드의 전압이 상기 바이어스 전압으로 출력되는 버퍼 증폭기
3 3
제1 항에 있어서,상기 제1 차동 증폭기는,제1 저항 및 제2 임피던스 소자를 통해 제1 외부 전원 노드에 연결되는 드레인, 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제1 차동 입력 신호가 공급되는 게이트를 구비한 제1 트랜지스터; 그리고제2 저항 및 제1 임피던스 소자를 통해 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제2 트랜지스터를 포함하고,상기 제1 트랜지스터의 드레인의 신호 및 상기 제2 트랜지스터의 드레인의 신호가 상기 제1 내부 신호와 상기 제2 내부 신호로 각각 제공되는 버퍼 증폭기
4 4
제3 항에 있어서,상기 제2 차동 증폭기는,상기 제1 저항 및 상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제3 트랜지스터; 그리고상기 제2 저항 및 상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제2 차동 입력 신호가 공급되는 게이트를 구비한 제4 트랜지스터를 포함하고,상기 제3 트랜지스터의 드레인의 신호 및 상기 제4 트랜지스터의 드레인의 신호가 상기 제1 내부 신호와 상기 제2 내부 신호로 각각 제공되는 버퍼 증폭기
5 5
제4 항에 있어서,상기 제3 차동 증폭기는,상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 트랜지스터의 드레인 및 상기 제3 트랜지스터의 드레인에 연결되는 게이트, 그리고 제3 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제5 트랜지스터; 그리고상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 상기 제2 트랜지스터의 드레인 및 상기 제4 트랜지스터의 드레인에 연결되는 게이트, 그리고 제4 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제6 트랜지스터를 포함하고,상기 제6 트랜지스터의 드레인의 신호가 상기 제1 차동 출력 신호로 제공되고,상기 제5 트랜지스터의 드레인의 신호가 상기 제2 차동 출력 신호로 제공되는 버퍼 증폭기
6 6
제5 항에 있어서,상기 제3 차동 증폭기에 연결되는 소스궤환 임피던스 소자를 더 포함하고,상기 소스궤환 임피던스 소자는,상기 제5 트랜지스터의 소스와 상기 제6 트랜지스터의 소스 사이에 직렬 연결되는 제3 저항 및 제4 저항;상기 제5 트랜지스터의 소스와 접지 노드 사이에 연결되는 제1 커패시터; 그리고상기 제6 트랜지스터의 소스와 접지 노드 사이에 연결되는 제2 커패시터를 포함하는 버퍼 증폭기
7 7
제4 항에 있어서,상기 리플리카 바이어스부는,제1 노드에 연결되는 드레인 및 게이트와 제2 노드에 연결되는 소스를 구비한 제7 트랜지스터;상기 제1 노드에 연결되는 드레인 및 게이트와 상기 제2 노드에 연결되는 소스를 구비한 제8 트랜지스터;상기 제1 노드와 상기 내부 전원 노드 사이에 연결되는 저항; 그리고상기 제2 노드와 접지 노드 사이에 연결되며, 상기 제1 전류 소스 및 상기 제2 전류 소스와 동일한 양의 전류를 생성하는 전류 소스를 포함하고,상기 제7 트랜지스터 및 상기 제8 트랜지스터 각각의 사이즈는 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 사이즈와 동일한 버퍼 증폭기
8 8
제7 항에 있어서,상기 저항을 통해 흐르는 전류의 양은, 상기 제1 저항을 통해 흐르는 전류의 양 및 상기 제2 저항을 통해 흐르는 전류의 양과 동일한 버퍼 증폭기
9 9
제3 항에 있어서,상기 제1 임피던스 소자는 상기 제2 외부 전원 노드와 컨쥬게이트 출력 매칭값을 갖고,상기 제2 임피던스 소자는 상기 제1 외부 전원 노드와 컨쥬게이트 출력 매칭값을 갖는 버퍼 증폭기
10 10
내부 전원 노드로부터 수신되는 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부;제1 차동 입력 신호와 상기 바이어스 전압을 비교하여 제1 내부 신호를 출력하는 제1 차동 증폭기 및 제2 차동 입력 신호와 상기 바이어스 전압을 비교하여 제2 내부 신호를 출력하는 제2 차동 증폭기를 포함하는 입력부; 그리고상기 제1 내부 신호와 상기 제2 내부 신호를 비교하여 제1 차동 출력 신호 및 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 포함하는 출력부를 포함하고,상기 제1 차동 증폭기 및 상기 제2 차동 증폭기는 상기 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 상기 제1 내부 신호 및 상기 제2 내부 신호를 각각 구동하고,상기 제3 차동 증폭기는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동하고,상기 리플리카 바이어스부는,제1 노드에 연결되는 드레인 및 게이트와 제2 노드에 연결되는 소스를 구비한 제1 트랜지스터;상기 제1 노드에 연결되는 드레인 및 게이트와 상기 제2 노드에 연결되는 소스를 구비한 제2 트랜지스터;상기 제1 노드와 상기 내부 전원 노드 사이에 연결되는 저항; 그리고상기 제2 노드와 접지 노드 사이에 연결되며 제어 전압에 응답하여 동작하는 전류 소스를 포함하고,상기 제1 노드의 전압이 상기 바이어스 전압으로 출력되는 버퍼 증폭기
11 11
외부로부터 수신되는 전류 신호를 전압 신호로 변환 및 증폭하도록 구성되는 트랜스 임피던스 증폭 소자;상기 전압 신호를 제1 차동 신호 및 제2 차동 신호로 변환 및 증폭하도록 구성되는 S2D (Single to Differential) 증폭기;제1 직류 오프셋 제거 신호 및 제2 직류 오프셋 제거 신호에 응답하여 상기 제1 차동 신호 및 상기 제2 차동 신호의 직류 성분을 제거하고, 상기 제1 차동 신호 및 상기 제2 차동 신호를 제1 차동 입력 신호 및 제2 차동 입력 신호로 증폭하는 전압 증폭기; 그리고상기 제1 차동 입력 신호 및 상기 제2 차동 입력 신호를 제1 차동 출력 신호 및 제2 차동 출력 신호를 출력하는 버퍼를 포함하고,상기 버퍼는,내부 전원 노드로부터 수신되는 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부; 상기 제1 차동 입력 신호와 상기 바이어스 전압을 비교하여 제1 내부 신호를 출력하는 제1 차동 증폭기 및 상기 제2 차동 입력 신호와 상기 바이어스 전압을 비교하여 제2 내부 신호를 출력하는 제2 차동 증폭기를 포함하는 입력부; 그리고상기 제1 내부 신호와 상기 제2 내부 신호를 비교하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 포함하는 출력부를 포함하고,상기 제1 차동 증폭기 및 상기 제2 차동 증폭기는 상기 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 상기 제1 내부 신호 및 상기 제2 내부 신호를 각각 구동하고,상기 제3 차동 증폭기는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동하는 트랜스 임피던스 증폭기
12 12
제11 항에 있어서,상기 제1 차동 증폭기는,제1 저항 및 제2 임피던스 소자를 통해 제1 외부 전원 노드에 연결되는 드레인, 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제1 차동 입력 신호가 공급되는 게이트를 구비한 제1 트랜지스터; 그리고제2 저항 및 제1 임피던스 소자를 통해 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제2 트랜지스터를 포함하고,상기 제1 트랜지스터의 드레인의 신호 및 상기 제2 트랜지스터의 드레인의 신호가 상기 제1 내부 신호와 상기 제2 내부 신호로 각각 제공되고,상기 제1 트랜지스터의 드레인의 신호가 상기 제2 직류 오프셋 제거 신호로 제공되는 트랜스 임피던스 증폭기
13 13
제12 항에 있어서,상기 제2 차동 증폭기는,상기 제1 저항 및 상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제3 트랜지스터; 그리고상기 제2 저항 및 상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제2 차동 입력 신호가 공급되는 게이트를 구비한 제4 트랜지스터를 포함하고,상기 제3 트랜지스터의 드레인의 신호 및 상기 제4 트랜지스터의 드레인의 신호가 상기 제1 내부 신호 및 상기 제2 내부 신호로 각각 제공되고,상기 제4 트랜지스터의 드레인의 신호가 상기 제1 직류 오프셋 제거 신호로 제공되는 트랜스 임피던스 증폭기
14 14
제13 항에 있어서,상기 트랜스 임피던스 증폭 소자, 상기 S2D 증폭기, 상기 전압 증폭기, 그리고 상기 버퍼는 집적회로 칩을 형성하고,상기 제3 차동 증폭기는,상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 트랜지스터의 드레인 및 상기 제3 트랜지스터의 드레인에 연결되는 게이트, 그리고 제3 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제5 트랜지스터; 그리고상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 상기 제2 트랜지스터의 드레인 및 상기 제4 트랜지스터의 드레인에 연결되는 게이트, 그리고 제4 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제6 트랜지스터를 포함하고,상기 제6 트랜지스터의 드레인의 신호가 상기 제1 차동 출력 신호로 제공되고,상기 제5 트랜지스터의 드레인의 신호가 상기 제2 차동 출력 신호로 제공되고,상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 드레인은 상기 집적회로 칩의 외부로 노출되는 출력 패드들에 각각 연결되는 트랜스 임피던스 증폭기
15 15
제14 항에 있어서,상기 제1 외부 전원 노드 및 상기 제2 외부 전원 노드는 상기 집적회로 칩의 외부에 제공되고,상기 제1 임피던스 소자는 상기 제2 외부 전원 노드 및 상기 출력 패드들 중 상기 제2 차동 출력 신호가 출력되는 출력 패드 사이에 연결되고,상기 제2 임피던스 소자는 상기 제1 외부 전원 노드 및 상기 출력 패드들 중 상기 제1 차동 출력 신호가 출력되는 출력 패드 사이에 연결되는 트랜스 임피던스 증폭기
16 16
제14 항에 있어서,상기 내부 전원 전압은 상기 집적회로 칩의 내부에서 사용되는 전원 전압이고,상기 트랜스 임피던스 증폭 소자, 상기 S2D 증폭기, 그리고 상기 전압 증폭기는 상기 내부 전원 전압에 기반하여 동작하고,상기 외부 전원 전압은 상기 집적회로 칩의 외부에서 사용되는 전원 전압이고,상기 버퍼는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동하도록 구성되는 트랜스 임피던스 증폭기
17 17
제11 항에 있어서,상기 전압 증폭기는 제2 입력부 및 제2 출력부를 포함하고,상기 제2 입력부는,상기 제1 차동 신호가 공급되는 드레인, 상기 제2 직류 오프셋 제거 신호가 공급되는 게이트, 그리고 제1 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제1 트랜지스터;상기 제2 차동 신호가 공급되는 드레인, 상기 제1 직류 오프셋 제거 신호가 공급되는 게이트, 그리고 상기 제1 트랜지스터의 소스와 연결되며 제2 전류 소스를 통해 접지 노드와 연결되는 소스를 구비한 제2 트랜지스터를 포함하고,상기 제2 출력부는,제1 저항을 통해 상기 내부 전원 노드에 연결되는 드레인, 상기 제1 트랜지스터의 드레인에 연결되며 상기 제1 차동 신호가 공급되는 게이트, 그리고 제3 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제3 트랜지스터;제2 저항을 통해 상기 내부 전원 노드에 연결되는 드레인, 상기 제2 트랜지스터의 드레인에 연결되며 상기 제2 차동 신호가 공급되는 게이트, 그리고 상기 제3 트랜지스터의 소스에 연결되며 제4 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제4 트랜지스터를 포함하고,상기 제4 트랜지스터의 드레인의 신호가 상기 제1 차동 입력 신호로 제공되고,상기 제3 트랜지스터의 드레인의 신호가 상기 제2 차동 입력 신호로 제공되는 트랜스 임피던스 증폭기
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US09425743 US 미국 FAMILY
2 US20160006395 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2016006395 US 미국 DOCDBFAMILY
2 US9425743 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.