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액티브 소자 영역과 패시브 소자 영역이 정의된 기판;상기 기판의 상기 액티브 소자 영역 상에 형성되는 반도체 소자; 및상기 기판의 상기 패시브 소자 영역 상에 형성되는 커패시터를 포함하고,상기 반도체 소자는, 바디부 및 상기 바디부 상부의 헤드부를 포함하는 게이트 전극, 상기 게이트 전극을 사이에 두고 서로 이격되어 위치하는 소스 전극 및 드레인 전극, 및 상기 게이트 전극을 둘러싸는 패시베이션 구조물을 구비하며,상기 커패시터는, 하부 전극, 상기 하부 전극 상의 커패시터 유전막, 및 상기 커패시터 유전막 상의 상부 전극을 구비하며,상기 패시베이션 구조물과 상기 커패시터 유전막은 동일한 물질을 포함하고,상기 패시베이션 구조물은, 상기 게이트 전극의 상기 바디부의 측벽을 둘러싸는 제1 패시베이션층; 및 상기 제1 패시베이션층 상에 형성되며, 상기 게이트 전극의 상기 헤드부의 측벽 및 상면을 둘러싸는 제2 패시베이션층을 포함하는 것을 특징으로 하는 반도체 소자 패키지
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제1항에 있어서,상기 게이트 전극은 T자 형상을 갖는 것을 특징으로 하는 반도체 소자 패키지
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제1항에 있어서, 상기 헤드부의 폭은 상기 바디부의 폭보다 큰 것을 특징으로 하는 반도체 소자 패키지
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삭제
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제1항에 있어서,상기 커패시터 유전막은 상기 제2 패시베이션층과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지
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제1항에 있어서,상기 기판의 상기 패시브 소자 영역 상에 형성된 레지스터를 더 포함하는 반도체 소자 패키지
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제1항에 있어서,상기 기판의 전면(front side) 상에 상기 소스 전극이 형성되고,상기 소스 전극과 오버랩되도록, 상기 기판의 배면(rear face)으로부터 상기 기판을 관통하는 제1 비아홀이 형성되는 것을 특징으로 하며,상기 제1 비아홀 내벽 상에 상기 소스 전극과 전기적으로 연결되는 소스 그라운드 비아를 더 포함하는 반도체 소자 패키지
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제7항에 있어서,상기 커패시터와 오버랩되도록 상기 기판의 상기 배면으로부터 상기 기판을 관통하는 제2 비아홀이 형성되는 것을 특징으로 하며,상기 제2 비아홀 내벽 상에 상기 커패시터의 상기 하부 전극과 전기적으로 연결되는 방열 비아를 더 포함하는 반도체 소자 패키지
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제8항에 있어서,상기 방열 비아와 상기 소스 그라운드 비아는 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지
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제7항에 있어서,상기 기판의 배면 상에 형성되며, 상기 소스 그라운드 비아와 연결되는 소스 그라운드층을 더 포함하는 반도체 소자 패키지
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기판 상에 액티브 소자 영역과 패시브 소자 영역을 정의하는 단계;상기 기판의 상기 액티브 소자 영역 상에 제1 패시베이션층을 형성하는 단계;상기 제1 패시베이션층을 마스크로 사용한 이중 노광 방법에 의해 상기 기판의 상기 액티브 소자 영역 상에 게이트 전극을 형성하는 단계;상기 액티브 소자 영역 상에 상기 게이트 전극을 커버하는 제2 패시베이션층을 형성하고, 상기 패시브 소자 영역 상에 커패시터 유전막을 형성하는 단계; 및상기 제2 패시베이션층 상에, 상기 게이트 전극을 사이에 두고 서로 이격된 소스 전극 및 드레인 전극을 형성하고, 상기 커패시터 유전막 상에 상부 전극을 형성하는 단계;를 포함하며,상기 게이트 전극은 T자 형상을 가지고, 상기 게이트 전극은 바디부 및 상기 바디부 상부의 헤드부를 포함하며,상기 제1 패시베이션층이 상기 바디부의 측벽을 둘러싸는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법
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