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데이터 비트 오류 허용오차를 개선한 펄스-폭 변조 방식의 외부 레퍼런스 클럭이 필요 없는 클럭-데이터 복원 회로에 있어서, 펄스-폭 변조(Pulse-width modulation; PWM) 데이터를 입력 받는 위상 주파수 감지기(Phase-frequency detector; PFD), 충전 펌프(Charge pump; CP), 루프 필터(Loop filter; LF), 및 전압 제어 발진기(Voltage controlled oscillator; VCO)가 순차적으로 연결되어 구성되는 위상 고정 루프(Phase-locked loop; PLL); 상기 위상 고정 루프의 상기 전압 제어 발진기의 출력에 연결되는 D 플립플롭(Flip Flop)으로 구성되어 잠금 상태(Lock condition)에서 상기 전압 제어 발진기의 출력 클럭이 데이터 속도(Data rate)보다 8배 빠른 주파수를 가지도록 하는 디바이더(Divider); 상기 8배 빠른 주파수를 갖는 상기 전압 제어 발진기의 출력 클럭(Clock)을 클럭(Clock, clk) 단자로 입력하고, in 단자에는 VDD(Logic high)를 인가하며, 리셋(reset) 단자에는 펄스-폭 변조(Pulse-width modulation; PWM) 데이터를 인가하는 시프트 레지스터(Shift Register; SR); 상기 시프트 레지스터의 출력 파형 중 상기 VDD(Logic high)의 정보가 시프트(shift)되는 일부를 선택적으로 통과시키는 OR 게이트; 입력되는 상기 펄스-폭 변조(Pulse-width modulation; PWM) 데이터의 하강 에지(falling edge)를 검출하여 게이트 SR 래치의 클럭 신호(CLOCK, clk)를 입력하는 하강 에지 감지기(Falling Edge Detector; FED); 및 상기 OR 게이트 뒤에 배치되어 입력 신호로 사용될 셋(Set)과 리셋(Reset) 신호를 형성하고, 상기 하강 에지 감지기로부터 클럭 신호(CLOCK, clk)를 입력 받는 게이트 SR 래치(Gated SR-Latch; GSRL)를 포함하고, 상기 게이트 SR 래치는, 상기 OR 게이트를 통과한 신호가 R(Reset) 단자에 입력되고, 상기 OR 게이트를 통과한 신호가 인버터를 통과하여 반전된 신호가 S(Set) 단자에 입력되어, 상기 S(Set) 단자, 상기 R(Reset) 단자, 및 상기 게이트 SR 래치의 클럭(CLOCK, clk) 신호에 의해서 상기 펄스-폭 변조 입력 데이터가 복원(Retimed)되고, 상기 시프트 레지스터를 통해 입력되는 상기 펄스-폭 변조 데이터의 데이터 비트(Data bit)의 종류를 판단하여 상기 시프트 레지스터의 출력 파형 중 상기 VDD(Logic high)의 정보가 시프트(shift)되는 일부를 선택적으로 통과시켜, 판단된 데이터 정보를 복원되는 클럭(Clock)에 맞게 복원시키는 것을 특징으로 하는 데이터 비트 오류 허용오차를 개선한 펄스-폭 변조 방식의 외부 레퍼런스 클럭이 필요 없는 클럭-데이터 복원 회로
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제1항에 있어서, 상기 디바이더는 TSPC(True Single Phase Clock) D 플립플롭으로 구성되는 8분주 디바이더인 것을 특징으로 하는 데이터 비트 오류 허용오차를 개선한 펄스-폭 변조 방식의 외부 레퍼런스 클럭이 필요 없는 클럭-데이터 복원 회로
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데이터 비트 오류 허용오차를 개선한 펄스-폭 변조 방식의 외부 레퍼런스 클럭이 필요 없는 클럭-데이터 복원 방법에 있어서, 펄스-폭 변조(Pulse-width modulation; PWM) 데이터를 입력 받는 위상 주파수 감지기(Phase-frequency detector; PFD), 충전 펌프(Charge pump; CP), 루프 필터(Loop filter; LF), 및 전압 제어 발진기(Voltage controlled oscillator; VCO)를 순차적으로 연결하여 위상 고정 루프(Phase-locked loop; PLL)를 형성하는 단계; 상기 위상 고정 루프의 상기 전압 제어 발진기의 출력에 TSPC(True Single Phase Clock) D 플립플롭(Flip Flop)으로 구성되는 8분주 디바이더(Divider)를 연결하여 잠금 상태(Lock condition)에서 상기 전압 제어 발진기의 출력 클럭이 데이터 속도(Data rate)보다 8배 빠른 주파수를 가지도록 하는 단계; 상기 8배 빠른 주파수를 갖는 상기 전압 제어 발진기의 출력 클럭(Clock)을 시프트 레지스터(Shift Register; SR)의 클럭(Clock, clk)으로 입력하고, 상기 시프트 레지스터의 in 단자에는 VDD(Logic high)를 인가하며, 리셋(reset) 단자에는 펄스-폭 변조(Pulse-width modulation; PWM) 데이터를 인가하는 단계; 상기 시프트 레지스터의 출력 파형 중 상기 VDD(Logic high)의 정보가 시프트(shift)되는 일부를 선택적으로 OR 게이트를 통과시키는 단계; 하강 에지 감지기(Falling Edge Detector; FED)를 이용하여 입력되는 상기 펄스-폭 변조(Pulse-width modulation; PWM) 데이터의 하강 에지(falling edge)를 검출하는 단계; 및 상기 OR 게이트를 통과한 신호를 게이트 SR 래치의 R(Reset) 단자에 입력하고, 상기 OR 게이트를 통과한 신호가 인버터를 통과하여 반전된 신호를 S(Set) 단자에 입력하며, 상기 하강 에지 감지기(Falling Edge Detector; FED)의 출력 신호(falling edge)를 클럭(CLOCK, clk) 단자에 인가하여, 상기 S(Set) 단자, 상기 R(Reset) 단자, 및 상기 게이트 SR 래치의 클럭(CLOCK, clk) 신호에 의해서 상기 펄스-폭 변조 데이터를 복원(Retimed)시키는 단계를 포함하고, 상기 시프트 레지스터를 통해 입력되는 상기 펄스-폭 변조 데이터의 데이터 비트(Data bit)의 종류를 판단하여 상기 시프트 레지스터의 출력 파형 중 상기 VDD(Logic high)의 정보가 시프트(shift)되는 일부를 선택적으로 통과시켜, 판단된 데이터 정보를 복원되는 클럭(Clock)에 맞게 복원시켜 좌, 우 0
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