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감소된 감지 지연 및 개선된 감지 마진을 갖는 SRAM 판독 버퍼(SRAM READ BUFFER WITH REDUCED SENSING DELAY AND IMPROVED SENSING MARGIN)

  • 기술번호 : KST2016008415
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 디바이스는 SRAM(static access memory) 셀 및 SRAM 셀의 출력에 커플링된 판독 버퍼를 포함한다. 판독 버퍼는 인버터 및 스위치를 포함한다. 인버터의 입력은 SRAM 셀의 출력에 응답한다. 스위치의 제어 단자는 인버터의 출력에 응답한다.
Int. CL G11C 11/412 (2006.01) G11C 8/16 (2006.01) G11C 11/419 (2015.01) G06F 17/50 (2006.01)
CPC G11C 11/412(2013.01) G11C 11/412(2013.01) G11C 11/412(2013.01) G11C 11/412(2013.01)
출원번호/일자 1020167004905 (2016.02.24)
출원인 퀄컴 인코포레이티드, 연세대학교 산학협력단
등록번호/일자
공개번호/일자 10-2016-0037202 (2016.04.05) 문서열기
공고번호/일자 문서열기
국제출원번호/일자 PCT/US2014/047455 (2014.07.21)
국제공개번호/일자 WO2015017164 (2015.02.05)
우선권정보 미국  |   13/957,485   |   2013.08.02
법적상태 등록
심사진행상태 보정승인간주
심판사항
구분 국제출원
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.12.06)
심사청구항수 47

출원인

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번호 이름 국적 주소
1 퀄컴 인코포레이티드 미국 미국 *****-**** 캘리포니아주 샌 디에고 모어하우스 드라이브 *
2 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 정, 성-욱 대한민국 서울 서대문구
2 양, 영휘 대한민국 서울 서대문구
3 송, 스탠리 승철 미국 *****-**** 캘리
4 왕, 총제 미국 *****-**** 캘리
5 옙, 초 페이 미국 *****-**** 캘리

대리인

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번호 이름 국적 주소
1 특허법인 남앤남 대한민국 서울특별시 중구 서소문로 ** (서소문동, 정안빌딩 *층)

최종권리자

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번호 이름 국적 주소
1 퀄컴 인코포레이티드 미국 *****-**** 캘리포니아주 샌 디에고 모어하우스 드라이브 *
2 연세대학교 산학협력단 서울특별시 서대문구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허법 제203조에 따른 서면
[Patent Application] Document according to the Article 203 of Patent Act		 2016.02.24 수리 (Accepted) 1-1-2016-0182357-52
2 [국제단계보정서 번역문]서류제출서
[Translation of Amendment made during International Phase] Submission of Document		 2016.02.24 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-0182371-92
3 수리안내서
Notice of Acceptance		 2016.03.03 발송처리완료 (Completion of Transmission) 1-5-2016-0033051-29
4 [우선심사신청]심사청구(우선심사신청)서
[Request for Preferential Examination] Request for Examination (Request for Preferential Examination)		 2016.12.06 수리 (Accepted) 1-1-2016-1196012-12
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2016.12.06 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-1196010-21
6 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2016.12.06 수리 (Accepted) 1-1-2016-1196011-77
7 보정요구서
Request for Amendment		 2016.12.12 발송처리완료 (Completion of Transmission) 1-5-2016-0177462-13
8 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2016.12.13 수리 (Accepted) 1-1-2016-1222931-12
9 의견제출통지서
Notification of reason for refusal		 2017.01.13 발송처리완료 (Completion of Transmission) 9-5-2017-0033778-91
10 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2017.01.17 수리 (Accepted) 1-1-2017-0056645-64
11 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.04.13 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0362962-77
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.04.13 수리 (Accepted) 1-1-2017-0362961-21
13 등록결정서
Decision to grant		 2017.06.15 발송처리완료 (Completion of Transmission) 9-5-2017-0415469-47
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
디바이스로서,SRAM(static random access memory) 셀; 및판독 버퍼(read buffer)를 포함하고, 상기 판독 버퍼는, 적어도 2개의 트랜지스터들을 포함하는 인버터(inverter) ― 상기 적어도 2개의 트랜지스터들의 게이트들은 상기 SRAM 셀의 출력에 응답하고, 상기 인버터의 제 1 트랜지스터는 판독 워드 라인(read word line)에 커플링됨 ―, 및 비트 라인을 상보(complement) 판독 워드 라인에 선택적으로 커플링시키도록 구성된 스위치 ― 상기 스위치의 제어 단자는 상기 인버터의 출력에 응답함 ― 를 포함하는,디바이스
2 2
제 1 항에 있어서,상기 스위치는 상기 인버터에 의해 생성된 제 1 논리 값에 응답하여 활성화되고,상기 스위치는 상기 인버터에 의해 생성된 제 2 논리 값에 응답하여 비활성화되는,디바이스
3 3
제 1 항에 있어서,상기 스위치는 nMOSFET(n-type metal-oxide-semiconductor field-effect transistor)를 포함하는,디바이스
4 4
제 3 항에 있어서,상기 제어 단자는 상기 nMOSFET의 게이트 단자에 대응하는,디바이스
5 5
제 1 항에 있어서,상기 SRAM 셀은, n개의 구별되는 판독 버퍼들에 커플링된 n개의 구별되는 SRAM 셀들의 열(column)에 포함되고, 상기 n은 3 이상의 양의 정수이고, 상기 n개의 구별되는 판독 버퍼들 중 n-2개는 상기 상보 판독 워드 라인에 커플링되지 않는, 디바이스
6 6
제 1 항에 있어서,상기 스위치는 상기 비트 라인과 상기 상보 판독 워드 라인 사이에 커플링된 단일 트랜지스터를 포함하고,상기 스위치는 상기 비트 라인과 상기 상보 판독 워드 라인 사이에 커플링된 상기 판독 버퍼의 유일한 컴포넌트인,디바이스
7 7
제 1 항에 있어서,제 2 SRAM 셀; 및제 2 판독 버퍼를 더 포함하고, 상기 제 2 판독 버퍼는, 상기 제 2 SRAM 셀의 출력에 응답하는 제 2 인버터, 및 상기 비트 라인을 상기 상보 판독 워드 라인에 선택적으로 커플링시키도록 구성된 제 2 스위치 ― 상기 제 2 스위치의 제 2 제어 단자는 상기 제 2 인버터의 출력에 응답함 ― 를 포함하는, 디바이스
8 8
제 7 항에 있어서,제 3 SRAM 셀; 및제 3 판독 버퍼를 더 포함하고, 상기 제 3 판독 버퍼는, 상기 제 3 SRAM 셀의 출력에 응답하는 제 3 인버터, 및 상기 비트 라인을 제 2 상보 판독 워드 라인에 선택적으로 커플링시키도록 구성된 제 3 스위치 ― 상기 제 3 스위치의 제 3 제어 단자는 상기 제 3 인버터의 출력에 응답함 ― 를 포함하는, 디바이스
9 9
제 1 항에 있어서,상기 SRAM 셀 및 상기 판독 버퍼가 통합되는 적어도 하나의 반도체 다이(die)를 더 포함하는,디바이스
10 10
제 1 항에 있어서,상기 SRAM 셀 및 상기 판독 버퍼가 통합되는, 모바일 디바이스, 컴퓨터, 태블릿, 셋 톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 또는 고정 위치 데이터 유닛 중 적어도 하나를 더 포함하는,디바이스
11 11
SRAM(static random access memory) 셀을 동작시키는 방법으로서,인버팅된 값을 생성하기 위해 상기 SRAM 셀에 저장된 값을 인버팅하는 단계 ― 상기 저장된 값은 상기 SRAM 셀과 연관된 판독 버퍼의 인버터에 의해 인버팅되고, 상기 판독 버퍼의 인버터는 상기 SRAM 셀의 출력에 응답하는 게이트들을 갖는 적어도 2개의 트랜지스터들을 포함하고, 상기 인버터의 제 1 트랜지스터는 판독 워드 라인에 커플링됨 ―; 및상기 인버팅된 값에 기초하여 상기 판독 버퍼의 스위치의 제어 단자를 제어하는 단계 ― 상기 스위치는 비트 라인 및 상보 판독 워드 라인에 커플링됨 ― 를 포함하는,SRAM 셀을 동작시키는 방법
12 12
제 11 항에 있어서,상기 인버팅된 값이 논리 1 값을 가질 때, 상기 스위치의 제어 단자를 제어하는 단계는 상기 스위치를 활성화함으로써 전압 단자에 대해 상기 비트 라인을 방전시키는 단계를 포함하는,SRAM 셀을 동작시키는 방법
13 13
제 12 항에 있어서,상기 스위치를 활성화하는 것은 상기 비트 라인에서 논리 0(zero) 값을 생성하는,SRAM 셀을 동작시키는 방법
14 14
제 11 항에 있어서,상기 인버팅된 값이 논리 0 값을 가질 때, 상기 스위치의 제어 단자를 제어하는 단계는 상기 스위치를 비활성화 상태에서 유지하는 단계를 포함하는,SRAM 셀을 동작시키는 방법
15 15
제 14 항에 있어서,상기 스위치의 제어 단자를 비활성화 상태에서 유지하는 단계는 상기 판독 버퍼에 커플링된 비트 라인에서 논리 1 값을 발생시키는,SRAM 셀을 동작시키는 방법
16 16
제 11 항에 있어서,상기 방법은 상기 SRAM 셀과 연관된 대기 동작 모드를 개시하는 단계를 더 포함하고,상기 스위치의 제어 단자는 상기 대기 동작 모드 동안에 비활성화 상태에서 유지되는,SRAM 셀을 동작시키는 방법
17 17
제 16 항에 있어서,상기 스위치의 제어 단자는 상기 대기 동작 모드 동안에 논리 0 값에서 바이어싱되는,SRAM 셀을 동작시키는 방법
18 18
제 16 항에 있어서,상기 상보 판독 워드 라인은 전압 단자와 연관되고, 상기 비트 라인 및 상기 전압 단자는 상기 대기 동작 모드 동안에 공통 전압에서 바이어싱되는,SRAM 셀을 동작시키는 방법
19 19
제 16 항에 있어서,상기 인버터의 pMOSFET(p-type metal-oxide-semiconductor field-effect transistor)의 제 1 소스 단자 및 nMOSFET(n-type metal-oxide-semiconductor field-effect transistor)의 제 2 소스 단자는 상기 대기 동작 모드 동안에 공통 전압에서 바이어싱되는,SRAM 셀을 동작시키는 방법
20 20
제 19 항에 있어서,상기 판독 버퍼를 통한 누설 전류는 판독 동작 동안과 비교하여 상기 대기 동작 모드 동안에 감소되는,SRAM 셀을 동작시키는 방법
21 21
제 11 항에 있어서,상기 SRAM 셀은 전자 디바이스 내에 통합된 프로세서에 포함되는,SRAM 셀을 동작시키는 방법
22 22
SRAM(static random access memory) 셀 열(column)을 동작시키는 방법으로서,상기 SRAM 셀 열의 제 1 SRAM 셀과 연관된 판독 동작을 개시하는 단계; 및상기 판독 동작 동안에, 제 1 전류로 하여금 비트 라인으로부터 상기 SRAM 셀 열의 선택되지 않은 SRAM 셀의 제 1 판독 버퍼로 흐르게 하는 단계 ― 상기 제 1 판독 버퍼는 상기 선택되지 않은 SRAM 셀의 출력에 응답하는 게이트들을 갖는 적어도 2개의 트랜지스터들을 포함하는 인버터를 포함하고, 상기 제 1 판독 버퍼는 상기 비트 라인 및 상보 판독 워드 라인에 커플링된 스위치를 더 포함하고, 상기 스위치는 상기 인버터의 출력에 응답하고, 상기 인버터의 제 1 트랜지스터는 판독 워드 라인에 커플링됨 ―, 및 제 2 전류로 하여금 상기 SRAM 셀 열의 제 2 선택되지 않은 SRAM 셀의 제 2 판독 버퍼로부터 상기 비트 라인으로 흐르게 하는 단계를 포함하는,SRAM 셀 열을 동작시키는 방법
23 23
제 22 항에 있어서,상기 방법은 상기 판독 동작을 개시하기 전에 상기 비트 라인을 사전-충전하는 단계를 더 포함하고,상기 제 1 전류는 상기 판독 동작 동안에 상기 비트 라인의 방전과 대립(oppose)하는,SRAM 셀 열을 동작시키는 방법
24 24
제 23 항에 있어서,n은 상기 SRAM 셀 열 내의 셀들의 수를 표시하고,상기 비트 라인의 방전은 n-2 누설 전류들에 대립되고,상기 n은 3 이상의 양의 정수인,SRAM 셀 열을 동작시키는 방법
25 25
제 22 항에 있어서,상기 제 1 전류는 상기 판독 동작 동안에 상기 제 1 판독 버퍼의 상기 스위치를 통해 흐르는,SRAM 셀 열을 동작시키는 방법
26 26
제 22 항에 있어서,상기 판독 동작은 전자 디바이스에 통합되는 프로세서에 의해 개시되는,SRAM 셀 열을 동작시키는 방법
27 27
장치로서,값을 저장하기 위한 수단; 및상기 값을 저장하기 위한 수단의 판독 동작 동안에 상기 값을 버퍼링하기 위한 수단을 포함하고, 상기 값을 버퍼링하기 위한 수단은, 인버팅된 값을 생성하기 위해 상기 값을 인버팅하기 위한 수단 ― 상기 인버팅하기 위한 수단은 적어도 2개의 트랜지스터들을 포함하고, 상기 적어도 2개의 트랜지스터들의 게이트들은 상기 값을 저장하기 위한 수단의 출력에 응답하고, 상기 값을 인버팅하기 위한 수단의 제 1 트랜지스터는 판독 워드 라인에 커플링됨 ―, 및 상기 인버팅된 값에 기초하여 비트 라인을 상보 판독 워드 라인에 선택적으로 커플링하기 위한 수단을 포함하는,장치
28 28
제 27 항에 있어서,상기 값을 저장하기 위한 수단은 SRAM(static random access memory) 셀을 포함하는,장치
29 29
제 27 항에 있어서,상기 값을 버퍼링하기 위한 수단은 판독 버퍼를 포함하는,장치
30 30
제 29 항에 있어서,상기 판독 버퍼는 상기 값을 저장하기 위한 수단의 상기 출력에 커플링되는,장치
31 31
제 27 항에 있어서,상기 값을 인버팅하기 위한 수단은 인버터를 포함하는,장치
32 32
제 27 항에 있어서,상기 비트 라인을 상보 판독 워드 라인에 선택적으로 커플링하기 위한 수단은 상기 비트 라인과 상기 상보 판독 워드 라인 사이에 커플링된 스위치를 포함하는,장치
33 33
제 27 항에 있어서,상기 저장하기 위한 수단 및 상기 버퍼링하기 위한 수단이 통합되는 반도체 다이를 더 포함하는,장치
34 34
제 27 항에 있어서,상기 값을 저장하기 위한 수단 및 상기 값을 버퍼링하기 위한 수단이 통합되는, 모바일 디바이스, 컴퓨터, 태블릿, 셋 톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 또는 고정 위치 데이터 유닛 중 적어도 하나를 더 포함하는,장치
35 35
SRAM(static random access memory) 셀을 액세스하기 위해 프로세서에 의해 실행 가능한 명령들을 저장하는 컴퓨터-판독 가능 저장 매체로서, 상기 SRAM 셀을 액세스하는 것은, 인버팅된 값을 생성하기 위해 상기 SRAM 셀에 저장된 값을 인버팅하는 것 ― 상기 저장된 값은 상기 SRAM 셀과 연관된 판독 버퍼의 인버터에 의해 인버팅되고, 상기 판독 버퍼의 인버터는 상기 SRAM 셀의 출력에 응답하는 게이트들을 갖는 적어도 2개의 트랜지스터들을 포함하고, 상기 인버터의 제 1 트랜지스터는 판독 워드 라인에 커플링됨 ―; 및 상기 인버팅된 값에 기초하여 상기 판독 버퍼의 스위치의 제어 단자를 제어하는 것 ― 상기 스위치는 비트 라인 및 상보 판독 워드 라인에 커플링됨 ― 을 포함하는,컴퓨터-판독 가능 저장 매체
36 36
제 35 항에 있어서,상기 명령들은, 상기 SRAM 셀로 하여금 대기 동작 모드에 진입하게 하기 위해 상기 프로세서에 의해 추가로 실행 가능하고,상기 스위치의 제어 단자는 상기 SRAM 셀에 저장된 값과 상관없이 상기 대기 동작 모드 동안에 논리 0 전압에서 바이어싱되는,컴퓨터-판독 가능 저장 매체
37 37
제 35 항에 있어서,상기 판독 버퍼는 3-트랜지스터(3T) 구성을 갖고,상기 SRAM 셀 및 상기 판독 버퍼는 9-트랜지스터(9T) 구성을 갖는,컴퓨터-판독 가능 저장 매체
38 38
제 35 항에 있어서,상기 명령들은 모바일 디바이스, 컴퓨터, 태블릿, 셋 톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 또는 고정 위치 데이터 유닛 중 적어도 하나를 포함하는 디바이스에 통합된 프로세서에 의해 실행 가능한,컴퓨터-판독 가능 저장 매체
39 39
방법으로서,반도체 디바이스의 적어도 하나의 물리적 속성을 나타내는 설계 정보를 수신하는 단계;파일 포맷에 따르기 위해 상기 설계 정보를 변환하는 단계; 및변환된 설계 정보를 포함하는 데이터 파일을 생성하는 단계를 포함하고,상기 반도체 디바이스는, SRAM(static random access memory) 셀, 및 판독 버퍼를 포함하고, 상기 판독 버퍼는, 적어도 2개의 트랜지스터들을 포함하는 인버터 ― 상기 적어도 2개의 트랜지스터들의 게이트들은 상기 SRAM 셀의 출력에 응답하고, 상기 인버터의 제 1 트랜지스터는 판독 워드 라인에 커플링됨 ―, 및 비트 라인 및 상보 판독 워드 라인에 커플링된 스위치 ― 상기 스위치의 제어 단자는 상기 인버터의 출력에 응답함 ― 를 포함하는,방법
40 40
제 39 항에 있어서,상기 데이터 파일은 GDSII 포맷을 포함하는,방법
41 41
방법으로서,반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계를 포함하고,상기 반도체 디바이스는, SRAM(static random access memory) 셀, 및 판독 버퍼를 포함하고, 상기 판독 버퍼는, 적어도 2개의 트랜지스터들을 포함하는 인버터 ― 상기 적어도 2개의 트랜지스터들의 게이트들은 상기 SRAM 셀의 출력에 응답하고, 상기 인버터의 제 1 트랜지스터는 판독 워드 라인에 커플링됨 ―, 및 비트 라인 및 상보 판독 워드 라인에 커플링된 스위치 ― 상기 스위치의 제어 단자는 상기 인버터의 출력에 응답함 ― 를 포함하는,방법
42 42
제 41 항에 있어서,상기 데이터 파일은 GDSII 포맷을 갖는,방법
43 43
방법으로서,회로 기판 상의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함하는 설계 정보를 수신하는 단계; 및데이터 파일을 생성하기 위해 상기 설계 정보를 변환하는 단계를 포함하고,상기 패키징된 반도체 디바이스는, SRAM(static random access memory) 셀, 및 판독 버퍼를 포함하고, 상기 판독 버퍼는, 적어도 2개의 트랜지스터들을 포함하는 인버터 ― 상기 적어도 2개의 트랜지스터들의 게이트들은 상기 SRAM 셀의 출력에 응답하고, 상기 인버터의 제 1 트랜지스터는 판독 워드 라인에 커플링됨 ―, 및 비트 라인 및 상보 판독 워드 라인에 커플링된 스위치 ― 상기 스위치의 제어 단자는 상기 인버터의 출력에 응답함 ― 를 포함하는,방법
44 44
제 43 항에 있어서,상기 데이터 파일은 GERBER 포맷을 갖는,방법
45 45
방법으로서,회로 기판 상의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및상기 설계 정보에 따라 상기 패키징된 반도체 디바이스를 수용하도록 구성된 상기 회로 기판을 제조하는 단계를 포함하고, 상기 패키징된 반도체 디바이스는, SRAM(static random access memory) 셀, 및 판독 버퍼를 포함하고, 상기 판독 버퍼는, 적어도 2개의 트랜지스터들을 포함하는 인버터 ― 상기 적어도 2개의 트랜지스터들의 게이트들은 상기 SRAM 셀의 출력에 응답하고, 상기 인버터의 제 1 트랜지스터는 판독 워드 라인에 커플링됨 ―, 및 비트 라인 및 상보 판독 워드 라인에 커플링된 스위치 ― 상기 스위치의 제어 단자는 상기 인버터의 출력에 응답함 ― 를 포함하는,방법
46 46
제 45 항에 있어서,상기 데이터 파일은 GERBER 포맷을 갖는,방법
47 47
제 45 항에 있어서,셋 탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛 또는 컴퓨터 중 적어도 하나를 포함하는 디바이스에 상기 회로 기판을 통합하는 단계를 더 포함하는,방법
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순번 패밀리번호 국가코드 국가명 종류
1 CN105637589 CN 중국 FAMILY
2 EP03028281 EP 유럽특허청(EPO) FAMILY
3 EP03028281 EP 유럽특허청(EPO) FAMILY
4 JP06096991 JP 일본 FAMILY
5 JP28527654 JP 일본 FAMILY
6 US09460777 US 미국 FAMILY
7 US20150036417 US 미국 FAMILY
8 WO2015017164 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 CN105637589 CN 중국 DOCDBFAMILY
2 CN105637589 CN 중국 DOCDBFAMILY
3 EP3028281 EP 유럽특허청(EPO) DOCDBFAMILY
4 EP3028281 EP 유럽특허청(EPO) DOCDBFAMILY
5 JP2016527654 JP 일본 DOCDBFAMILY
6 JP6096991 JP 일본 DOCDBFAMILY
7 US2015036417 US 미국 DOCDBFAMILY
8 US9460777 US 미국 DOCDBFAMILY
9 WO2015017164 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
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