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입력되는 전압 신호의 피크 전압을 검출하는 세기 검출부;제1 기준전압을 입력받아 제2 기준전압을 생성하는 기준전압 발생부;상기 피크 전압과 상기 제2 기준전압을 비교하고 비교 결과에 따른 판별 값을 출력하는 비교부; 및상기 비교부로부터 출력되는 판별 값을 저장하는 래치; 를 포함하며,상기 세기 검출부와 상기 기준전압 발생부는 동일한 구조의 차동 증폭기를 가지는 것을 특징으로 하는 신호 세기 검출기
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제 1 항에 있어서,상기 세기 검출부는 적어도 하나의 제1 저항을 더 포함하고,상기 기준전압 발생부는 적어도 하나의 제2 저항을 더 포함하며,상기 제1 저항과 상기 제2 저항은 동일한 값을 가지는 것을 특징으로 하는 신호 세기 검출기
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제 1 항에 있어서, 상기 세기 검출부는상기 세기 검출부의 차동 증폭기로부터 출력신호를 입력받아 필터링하여 안정화한 후 상기 비교부에 전송하는 로우 패스 필터;를 더 포함하는 것을 특징으로 하는 신호 세기 검출기
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제 1 항에 있어서, 상기 세기 검출부는트랜스 임피던스 증폭기(TIA)로부터 출력전압을 입력받고, 더미 트랜스 임피던스 증폭기(Dummy TIA)로부터 제1 기준전압을 입력받는 것을 특징으로 하는 신호 세기 검출기
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제 1 항에 있어서, 상기 세기 검출부의 차동 증폭기는양의 피크 값을 검출하기 위하여 양의 입력 노드로 검출할 출력전압을 입력받고, 음의 입력 노드로 제1 기준전압을 입력받으며, 상기 출력전압 및 제1 기준전압 간의 차이를 비교 증폭하여 양의 출력 전압을 생성하는 것을 특징으로 하는 신호 세기 검출기
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제 1 항에 있어서, 상기 세기 검출부의 차동 증폭기는음의 피크 값을 검출하기 위하여 양의 입력 노드로 검출할 출력전압을 입력받고, 음의 입력 노드로 제1 기준전압을 입력받고, 상기 출력전압 및 제1 기준전압 간의 차이를 비교 증폭하여 음의 출력 전압을 생성하는 것을 특징으로 하는 신호 세기 검출기
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제 1 항에 있어서, 상기 세기 검출부의 차동 증폭기는 소스가 접지전압에 연결되고 드레인이 제3 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제1 트랜지스터;소스가 접지전압에 연결되고 드레인이 제4 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제2 트랜지스터;소스가 제1 트랜지스터에 연결되고 드레인이 제5 트랜지스터에 연결되며 게이트가 양의 입력 노드에 연결되어 출력전압을 입력받는 제3 트랜지스터;소스가 제2 트랜지스터에 연결되고 드레인이 제6 트랜지스터에 연결되며 게이트가 음의 입력 노드에 연결되어 제1 기준전압을 입력받는 제4 트랜지스터;소스가 전원전압에 연결되고 드레인이 제3 트랜지스터에 연결되며 게이트가 제6 트랜지스터와 연결되는 제5 트랜지스터;소스가 전원전압에 연결되고 드레인이 제4 트랜지스터에 연결되며 게이트가 제5 트랜지스터와 연결되는 제6 트랜지스터; 를 포함하며,상기 제6 트랜지스터의 드레인에 출력 전압을 출력하는 출력 노드가 형성되며, 상기 제4 트랜지스터와 상기 출력 노드 사이에 형성되는 저항을 더 포함하는 것을 특징으로 하는 신호 세기 검출기
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8
제 1 항에 있어서, 상기 제2 기준전압은 상기 세기 검출부의 신호인가 없는 레플리카 바이어스인 것을 특징으로 하는 신호 세기 검출기
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제 1 항에 있어서, 상기 기준전압 발생부의 차동 증폭기는 소스가 접지전압에 연결되고 드레인이 제9 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제7 트랜지스터;소스가 접지전압에 연결되고 드레인이 제10 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제8 트랜지스터;소스가 제7 트랜지스터에 연결되고 드레인이 제11 트랜지스터에 연결되며 게이트가 양의 입력 노드에 연결되어 제1 기준전압을 입력받는 제9 트랜지스터;소스가 제8 트랜지스터에 연결되고 드레인이 제12 트랜지스터에 연결되며 게이트가 음의 입력 노드에 연결되어 제1 기준전압을 입력받는 제10 트랜지스터;소스가 전원전압에 연결되고 드레인이 제9 트랜지스터에 연결되며 게이트가 제12 트랜지스터와 연결되는 제11 트랜지스터;소스가 전원전압에 연결되고 드레인이 제10 트랜지스터에 연결되며 게이트가 제11 트랜지스터와 연결되는 제12 트랜지스터; 를 포함하며,상기 제9 트랜지스터의 드레인에 출력 전압을 출력하는 출력 노드가 형성되고, 상기 제11 트랜지스터와 상기 출력 노드 사이에 형성되는 저항을 더 포함하는 것을 특징으로 하는 신호 세기 검출기
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제 1 항에 있어서, 상기 래치는상기 비교부로부터 출력되는 판별 값을 리셋 신호에 따라 시간 동기를 제공하는 것을 특징으로 하는 신호 세기 검출기
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외부로부터 수신되는 전류신호를 전압신호로 변환 및 증폭하는 트랜스 임피던스 증폭기;상기 트랜스 임피던스 증폭기로부터 출력되는 단일 전압신호를 제1 차동신호로 변환 및 증폭하는 단일신호입력-차동신호출력 증폭기;상기 제1 차동신호에서 직류 오프셋을 제거한 후 증폭하여 제2 차동신호를 출력하는 자동 디씨오프셋 제거 증폭기;상기 제2 차동신호를 입력받아 증폭하여 외부로 차동출력신호를 출력하는 버퍼 증폭기;상기 트랜스 임피던스 증폭기로부터 입력받은 전압신호의 피크 값의 세기를 검출하되, 두 개의 동일한 차동 증폭기를 구성하여 피크 전압과 기준전압을 비교하고 비교 결과에 따라 피크 값의 세기를 판별하는 신호 세기 검출기; 및기준전압을 상기 신호 세기 검출기에 제공하는 더미 트랜스 임피던스 증폭기;를 포함하는 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기
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제 11 항에 있어서,상기 신호 세기 검출기의 상기 두 개의 동일한 차동 증폭기는 각각 저항을 가지며, 각 저항은 서로 동일한 값을 가지는 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기
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제 11 항에 있어서, 상기 신호 세기 검출기는상기 신호 세기 검출기에서의 판별 값에 따라 출력신호를 생성하고, 상기 신호 세기 검출기의 출력신호를 상기 트랜스 임피던스 증폭기와 상기 더미 트랜스 임피던스 증폭기에 피드백하여 해당 증폭기들의 이득을 조절하는 제어신호로 사용하며, 필요 시 상기 단일신호입력-차동신호출력 증폭기, 자동 디씨오프셋 제거 증폭기 및 버퍼 증폭기 중 적어도 하나의 이득을 조절하는 제어신호로 사용하는 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기
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제 13 항에 있어서, 상기 신호 세기 검출기는신호 세기 검출 단계를 다수 개로 구성하여 다 단으로 이득 조절을 하기 위해 상기 신호 세기 검출기의 출력신호를 복수(n) 개의 비트로 구성하는 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기
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제 11 항에 있어서, 상기 신호 세기 검출기는상기 트랜스 임피던스 증폭기로부터 출력전압을 입력받고 상기 더미 트랜스 임피던스 증폭기로부터 제1 기준전압을 입력받아, 출력전압의 피크 전압을 검출하고 제1 기준전압으로부터 제2 기준전압을 생성하며, 피크 전압과 제2 기준전압을 비교하여 비교 결과에 따른 판별 값을 생성하는 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기
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