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선형 입력범위를 개선한 레귤레이티드 캐스코드 구조의 버스트 모드 광 전치증폭기(A RGC type burst-mode optic pre-amplifier having wide linear input range)

  • 기술번호 : KST2016010576
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 선형 입력범위를 개선한 레귤레이티드 캐스코드 구조의 버스트 모드 광-전치증폭기가 개시된다. 본 발명의 일 실시 예에 따른 버스트 모드 광-전치증폭기는 레귤레이티드 캐스코드 구조의 트랜스 임피던스 증폭기를 포함하며, 증폭기의 전압 이득 조절은 트랜스 임피던스 증폭기의 뒷 단에서 이루어지고, 트랜스 임피던스 증폭기에는 레귤레이티드 캐스코드 회로에 트랜스 임피던스 증폭기의 상태 제어를 위한 전류 경로가 추가된다.
Int. CL H03F 3/08 (2006.01.01) H03F 3/45 (2006.01.01)
CPC
출원번호/일자 1020140159096 (2014.11.14)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2016-0057893 (2016.05.24) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2019.08.02)
심사청구항수 18

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김영호 대한민국 세종특별자치시 누리로 **,

대리인

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번호 이름 국적 주소
1 한양특허법인 대한민국 서울특별시 강남구 논현로**길 **, 한양빌딩 (도곡동)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2014.11.14 수리 (Accepted) 1-1-2014-1100320-28
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
3 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2016.10.11 수리 (Accepted) 1-1-2016-0985009-46
4 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2019.08.02 수리 (Accepted) 1-1-2019-0794743-19
5 선행기술조사의뢰서
Request for Prior Art Search		 2019.10.14 수리 (Accepted) 9-1-9999-9999999-89
6 선행기술조사보고서
Report of Prior Art Search		 2019.11.08 수리 (Accepted) 9-1-2019-0050709-81
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
버스트 모드 광 전치 증폭기에 있어서,상기 버스트 모드 광 전치 증폭기는 레귤레이티드 캐스코드 구조의 트랜스 임피던스 증폭기를 포함하며,증폭기의 전압 이득 조절은 상기 트랜스 임피던스 증폭기의 뒷 단에서 이루어지고, 상기 트랜스 임피던스 증폭기에는 레귤레이티드 캐스코드 회로에 상기 트랜스 임피던스 증폭기의 상태 제어를 위한 전류 경로가 추가되는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
2 2
제 1 항에 있어서, 상기 추가되는 전류 경로는상기 트랜스 임피던스 증폭기의 입력노드에 병렬로 연결되는 스위치; 및상기 트랜스 임피던스 증폭기의 입력노드에 병렬로 연결되되 상기 스위치와는 직렬로 연결되는 전류원; 을 포함하며,상기 전류 경로를 통해 상기 트랜스 임피던스 증폭기의 선형 입력범위를 확장하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
3 3
제 2 항에 있어서, 상기 추가되는 전류 경로는상기 전류원의 전류 값 조절을 통해 선형 입력범위를 더 확장하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
4 4
제 2 항에 있어서, 상기 추가되는 전류 경로는복수 단으로 이득을 조절할 수 있도록 병렬로 다수의 전류원을 구성하여 선형 입력범위를 더 확장하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
5 5
제 2 항에 있어서, 상기 버스트 모드 광 전치 증폭기는외부로부터 수신되는 전류신호를 전압신호로 변환 및 증폭하는 트랜스 임피던스 증폭기;상기 트랜스 임피던스 증폭기로부터 출력되는 단일 전압신호를 제1 차동신호로 변환 및 증폭하는 단일신호입력-차동신호출력 증폭기;상기 제1 차동신호에서 직류 오프셋을 제거한 후 증폭하여 제2 차동신호를 출력하는 자동 디씨오프셋 제거 증폭기;상기 제2 차동신호를 입력받아 증폭하여 외부로 차동출력신호를 출력하는 버퍼 증폭기;상기 트랜스 임피던스 증폭기로부터 입력받은 전압신호의 피크 값의 세기를 검출하여 판별 값을 제공하는 피크 검출기; 및상기 피크 검출기로부터 판별 값을 입력받아 상기 단일신호입력-차동신호출력 증폭기와 버퍼 증폭기의 전압 이득을 제어하는 제1 제어전압 신호를 상기 단일신호입력-차동신호출력 증폭기와 버퍼 증폭기에 제공하고, 상기 트랜스 임피던스 증폭기의 입력전류를 분산시켜 선형 입력범위를 확장하기 위한 제2 제어전압 신호를 상기 트랜스 임피던스 증폭기에 제공하는 디지털 제어부;를 포함하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
6 6
제 5 항에 있어서, 상기 트랜스 임피던스 증폭기는입력전류를 증폭하여 출력전압을 발생하는 레귤레이티드 캐스코드 증폭부와, 상기 레귤레이티드 캐스코드 증폭부의 입력노드와 연결되고 입력전류를 증폭하여 상기 레귤레이티드 캐스코드 증폭부에 음의 피드백을 수행하는 레귤레이티드 캐스코드 피드백 증폭부를 포함하는 회로구조;상기 입력노드에 병렬로 연결되고, 상기 디지털 제어부로부터 제2 제어전압 신호를 입력받아 스위칭하는 스위치; 및상기 입력노드와는 병렬로 연결되고 상기 스위치와는 직렬로 연결되어 상기 스위치가 온 되면 입력전류를 분산하는 전류원;을 포함하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
7 7
제 5 항에 있어서, 상기 트랜스 임피던스 증폭기는강 버스트 패킷 신호가 인가되면 상기 디지털 제어부를 통해 제2 제어전압 값을 출력하여 상기 스위치를 온 시키고, 상기 스위치와 연결된 상기 전류원으로 입력전류를 분산시켜 선형 입력범위를 확장하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
8 8
제 6 항에 있어서, 상기 레귤레이티드 캐스코드 증폭부는소스가 제1 접지전압과 연결되고 드레인이 입력노드와 연결되며 게이트에 바이어스 전압이 인가되는 제1 전류원 공급 트랜지스터;소스가 입력노드와 연결되고 드레인이 제1 저항과 연결되며 게이트가 레귤레이티드 캐스코드 피드백 증폭부의 출력노드와 연결되는 제1 NMOS 트랜지스터;제1 NMOS 트랜지스터의 드레인과 제1 전원전압 사이에 연결되는 제1 저항; 을 포함하며,제1 저항과 제1 NMOS 트랜지스터 사이의 출력노드를 통해 출력전압이 출력되는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
9 9
제 6 항에 있어서, 상기 레귤레이티드 캐스코드 피드백 증폭부는드레인은 레귤레이트 캐스코드 증폭부의 제1 NMOS 트랜지스터의 게이트와 제2 저항 사이에 형성되는 레귤레이트 캐스코드 피드백 증폭부의 출력노드와 연결되고 소스는 제2 접지전압과 연결되며 게이트가 레귤레이티드 캐스코드 증폭부의 입력노드와 연결되는 제2 NMOS 트랜지스터; 및레귤레이티드 캐스코드 피드백 증폭부의 출력노드와 제2 전원전압 사이에 형성되는 제2 저항;을 포함하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
10 10
제 5 항에 있어서, 상기 단일신호입력-차동신호출력 증폭기는상기 디지털 제어부로부터 제1 제어전압 신호를 입력받아 소스 궤환 저항 값에 따라 증폭기의 이득을 조절하는 이득 조절부; 및출력되는 차동신호 간 위상을 교정하는 위상 교정부;를 포함하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
11 11
제 10 항에 있어서, 상기 이득 조절부는소스가 접지전압에 연결되고 드레인이 제3 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제1 트랜지스터;소스가 접지전압에 연결되고 드레인이 제4 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제2 트랜지스터;소스가 제1 트랜지스터에 연결되고 드레인이 제1 저항에 연결되며 게이트에 상기 트랜스 임피던스 증폭기의 출력전압이 입력되는 제3 트랜지스터;소스가 제2 트랜지스터에 연결되고 드레인이 제2 저항에 연결되며 게이트에 더미 트랜스 임피던스 증폭기의 출력전압이 입력되는 제4 트랜지스터;상기 제3 트랜지스터의 소스와 상기 제4 트랜지스터의 소스 사이에 형성되어 제1 제어전압 값을 통해 저항 값이 결정되는 소스 궤환 저항;전원전압과 상기 제3 트랜지스터 사이에 형성되는 제1 저항;전원전압과 상기 제4 트랜지스터 사이에 형성되는 제2 저항;상기 제3 트랜지스터와 상기 제1 저항 사이에 형성되어 제1 차동신호가 출력되는 제1 출력노드; 및상기 제4 트랜지스터와 상기 제2 저항 사이에서 형성되어 제2 차동신호가 출력되는 제2 출력노드;를 포함하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
12 12
제 10 항에 있어서, 상기 위상 교정부는제1 출력노드와 제2 출력노드 사이에 형성되는 제5 트랜지스터; 및상기 제1 출력노드에 연결된 스위치와 전원전압 사이에 형성되는 제1 커패시터; 를 포함하며,상기 제1 출력노드에 연결된 스위치는 소스 궤환 저항을 제어하는 동일한 전압으로 입력 받은 제1 제어전압 신호에 의해 조절되며,상기 제5 트랜지스터와 제1 커패시터는제4 트랜지스터에 걸리는 전압의 위상지연만큼 제1 차동신호 출력 값을 위상지연시켜 제1 차동신호와 제2 차동신호의 위상 차를 보상하며,상기 위상 교정부는소스가 접지전압에 연결되고 드레인이 제8 트랜지스터의 소스에 연결되며 게이트에 바이어스 전압이 입력되는 제6 트랜지스터;소스가 접지전압에 연결되고 드레인이 제9 트랜지스터의 소스에 연결되며 게이트에 바이어스 전압이 입력되는 제7 트랜지스터;소스가 제6 트랜지스터의 드레인에 연결되고 드레인이 제3 저항에 연결되며 게이트가 제1 출력노드와 연결되는 제8 트랜지스터;소스가 제7 트랜지스터의 드레인에 연결되고 드레인이 제4 저항에 연결되며 게이트가 제2 출력노드와 연결되는 제9 트랜지스터;소스가 접지전압에 연결되고 드레인이 제12 트랜지스터의 소스에 연결되며 게이트에 바이어스 전압이 입력되는 제10 트랜지스터;소스가 접지전압에 연결되고 드레인이 제13 트랜지스터의 소스에 연결되며 게이트에 바이어스 전압이 입력되는 제11 트랜지스터;전원전압과 제8 트랜지스터의 드레인 사이에 형성되는 제3 저항;전원전압과 제9 트랜지스터의 드레인 사이에 형성되는 제4 저항;제8 트랜지스터의 드레인에서 형성되어 제3 차동신호가 출력되는 제3 출력노드; 및제9 트랜지스터의 드레인에서 형성되어 제4 차동신호가 출력되는 제4 출력노드;소스가 제10 트랜지스터에 연결되고 드레인이 제13 트랜지스터의 게이트에 연결되며 게이트가 제13 트랜지스터의 드레인과 연결되는 제12 트랜지스터;소스가 제11 트랜지스터에 연결되고 드레인이 제12 트랜지스터의 게이트에 연결되며 게이트가 제12 트랜지스터의 드레인과 연결되는 제13 트랜지스터;접지전압과 제10 트랜지스터의 드레인 사이에 형성되는 제2 커패시터; 및접지전압과 제11 트랜지스터의 드레인 사이에 형성되는 제3 커패시터;를 더 포함하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
13 13
제 5 항에 있어서, 상기 디지털 제어부는리셋 기간 동안 신호가 없는 널(null) 값 상태에서 제1 제어전압 신호에 의해 전체 DC 값이 불안정해져 상기 트랜스 임피던스 증폭기가 오동작을 일으키는 것을 차단하기 위해, 리셋 이후 상기 피크 검출기가 강 버스트 패킷 신호를 검출하여 저 이득 모드 상태에서만 상기 트랜스 임피던스 증폭기가 반응하도록 상기 디지털 제어부가 제2 제어전압 신호를 상기 트랜스 임피던스 증폭기에 전송하여 상기 트랜스 임피던스 증폭기의 스위칭을 제어하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
14 14
제 5 항에 있어서, 상기 디지털 제어부는상기 피크 검출기로부터 출력되는 판별 값과 MAC 리셋 신호를 입력 받아 소정의 출력 값을 출력하는 제1 래치;상기 제1 래치의 출력 값을 입력 받아 이를 반전시켜 제1 제어전압 신호를 출력하는 제1 인버터;접지전압과 연결되고 MAC 리셋 신호를 입력 받아 소정의 출력 값을 출력하는 제2 래치;상기 제1 래치의 출력 값과 상기 제2 래치의 출력 값을 입력 받아 NAND 회로에 따른 출력 값을 출력하는 NAND 블록; 및상기 NAND 블록의 출력 값을 입력 받아 이를 반전시켜 제2 제어전압 신호를 출력하는 제2 인버터;를 포함하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
15 15
제 5 항에 있어서, 상기 버스트 모드 광 전치 증폭기는상기 트랜스 임피던스 증폭기와 동일한 구조를 가지며, 더미 전압을 상기 피크 검출기와 단일신호입력-차동신호출력 증폭기에 제공하는 더미(dummy) 트랜스 임피던스 증폭기; 를 더 포함하며,상기 더미 트랜스 임피던스 증폭기는 상기 디지털 제어부로부터 제2 제어전압 신호를 인가받아 상기 더미 트랜스 임피던스 증폭기의 입력전류를 분산시켜 선형 입력범위를 확장하는 것을 특징으로 하는 버스트 모드 광 전치 증폭기
16 16
레귤레이티드 캐스코드 회로구조; 및상기 레귤레이티드 캐스코드 회로구조에 트랜스 임피던스 증폭기의 입력 선형범위를 확장하기 위한 전류 경로;를 포함하는 것을 특징으로 하는 트랜스 임피던스 증폭기
17 17
제 16 항에 있어서, 상기 전류 경로는상기 트랜스 임피던스 증폭기의 입력노드에 병렬로 연결되는 스위치; 및상기 트랜스 임피던스 증폭기의 입력노드에 병렬로 연결되되 상기 스위치와는 직렬로 연결되는 전류원;을 포함하는 것을 특징으로 하는 트랜스 임피던스 증폭기
18 18
제 17 항에 있어서, 상기 스위치는강 버스트 패킷 신호 인가에 따라 외부로부터 제어전압 값을 입력받으면 스위치 온 되어, 상기 스위치와 연결된 상기 전류원으로 입력전류를 분산시켜 선형 입력범위를 확장하는 것을 특징으로 하는 트랜스 임피던스 증폭기
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