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에이치이브이씨에서 Y, U 및 V 변환의 병렬 처리를 위한 재사용 디씨티 아키텍처(Reusable DCT Architecture for Parallel Processing of Y, U and V Transforms in HEVC)

  • 기술번호 : KST2016010766
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 에이치이브이씨에서 Y, U 및 V 변환의 병렬 처리를 위한 재사용 디씨티 아키텍처에 관한 것으로, HEVC의 luma component Y, chrominance component U와 V로 이루어지는 TU(Transform Unit)를 위한 Y, U 와 V 잔차 블록(residual block)들을 전치 메모리(transpose memory)를 이용해 수행하는 DCT 아키텍처에 있어서, 상기 전치 메모리(transpose memory)는 16×1 사이즈의 TU를 위해 1D 변환된 Y, U 및 V 잔차를 제1 색상으로 저장하고, 8×8 TU의 Y, U 및 V 잔차를 제2 색상으로 저장하는 것을 특징으로 한다. 본 발명은 Y 잔차 변환(Y residual transform)과 병행하여 U와 V 잔차 변환(U and V residual transform)을 계산하기 위해 사용되지 않는 전치 메모리(transpose memory)를 효율적으로 사용할 수 있을 뿐만아니라, Y 변환(Y transform)을 계산하기 위해 요구되는 시간 동안에 U와 V 잔차 변환(U and V residual transform)를 수행하기 때문에 상당수의 사이클이 절약된다.
Int. CL H04N 19/423 (2014.01) H04N 19/625 (2014.01) H04N 19/42 (2014.01) H04N 19/186 (2014.01) H04N 19/436 (2014.01)
CPC H04N 19/186(2013.01) H04N 19/186(2013.01) H04N 19/186(2013.01) H04N 19/186(2013.01) H04N 19/186(2013.01)
출원번호/일자 1020140161598 (2014.11.19)
출원인 인하대학교 산학협력단
등록번호/일자
공개번호/일자 10-2016-0059732 (2016.05.27) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2014.11.19)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 인하대학교 산학협력단 대한민국 인천광역시 미추홀구

발명자

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번호 이름 국적 주소
1 이채은 대한민국 서울특별시 서초구

대리인

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번호 이름 국적 주소
1 김국진 대한민국 인천광역시 연수구 송도과학로 **, A동 ***호(송도동, 송도테크노파크IT센터)(특허법인아이더스)

최종권리자

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번호 이름 국적 주소
1 인하대학교 산학협력단 대한민국 인천광역시 미추홀구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2014.11.19 수리 (Accepted) 1-1-2014-1115160-60
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.07.22 수리 (Accepted) 4-1-2015-5098802-16
3 선행기술조사의뢰서
Request for Prior Art Search		 2015.08.10 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2015.10.08 수리 (Accepted) 9-1-2015-0063104-24
5 의견제출통지서
Notification of reason for refusal		 2016.04.25 발송처리완료 (Completion of Transmission) 9-5-2016-0298440-22
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2016.06.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-0616619-22
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2016.06.27 수리 (Accepted) 1-1-2016-0616643-18
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2016.09.05 수리 (Accepted) 4-1-2016-5127132-49
9 최후의견제출통지서
Notification of reason for final refusal		 2016.10.10 발송처리완료 (Completion of Transmission) 9-5-2016-0723927-14
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2016.12.08 보정승인 (Acceptance of amendment) 1-1-2016-1203091-74
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2016.12.08 수리 (Accepted) 1-1-2016-1203106-71
12 등록결정서
Decision to grant		 2017.02.21 발송처리완료 (Completion of Transmission) 9-5-2017-0135497-25
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.02 수리 (Accepted) 4-1-2018-5036549-31
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.12.27 수리 (Accepted) 4-1-2018-5266647-91
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
HEVC의 luma component Y, chrominance component U와 V로 이루어지는 TU(Transform Unit)를 위한 Y, U 와 V 잔차 블록(residual block)들을 전치 메모리(transpose memory)를 이용해 수행하는 DCT 아키텍처에 있어서,상기 전치 메모리(transpose memory)로 1D 변환 모듈의 출력값을 저장하는 단계와,상기 전치 메모리를 통하여 전치(transpose)를 수행하는 단계로 이루어지고, 상기 Y, U 및 V 잔차 블록(residual block)은 상기 전치 메모리(transpose memory)를 통해 병렬처리되는 것을 특징으로 하는 에이치이브이씨에서 Y, U 및 V 변환의 병렬 처리를 위한 재사용 디씨티 아키텍처
2 2
삭제
3 3
제 1항에 있어서, 상기 DCT 아키텍처는 2D DCT 아키텍처이고, 상기 2D DCT 아키텍처에 사용되는 전치 메모리(transpose memory)는 32×32 행렬인 것을 특징으로 하는 에이치이브이씨에서 Y, U 및 V 변환의 병렬 처리를 위한 재사용 디씨티 아키텍처
4 4
삭제
5 5
제 1항에 있어서, 상기 DCT 아키텍처는 32 포인트 1D 변환 모듈을 사용하는 2D DCT 아키텍처인 것을 특징으로 하는 에이치이브이씨에서 Y, U 및 V 변환의 병렬 처리를 위한 재사용 디씨티 아키텍처
6 6
제 5항에 있어서, 상기 2D DCT 아키텍처는 1D 행 DCT 모듈(1D row DCT module)과 1D 열 DCT 모듈(1D column DCT module)이 사용되며, 상기 32 포인트 1D 변환 모듈은 더 낮은 사이즈의 입력을 위해 1D 행 DCT 모듈(1D row DCT module)과 1D 열 DCT 모듈(1D column DCT module)로부터 입력들과 출력들을 주거나 읽을 수 있는 위치의 변경을 통해 1D 변환을 수행하는 것을 특징으로 하는 에이치이브이씨에서 Y, U 및 V 변환의 병렬 처리를 위한 재사용 디씨티 아키텍처
7 7
제 5항에 있어서, 1D 변환 모듈은 부분적으로 버터플라이 구조로 설계되는 것을 특징으로 하는 에이치이브이씨에서 Y, U 및 V 변환의 병렬 처리를 위한 재사용 디씨티 아키텍처
8 8
제 5항에 있어서, 상기 2D DCT 아키텍처는 여러 곱셈 연산을 거쳐 발생하는 공통의 시프트 연산들을 탐지하고 공유하는 MCM(Multiple Constant Multiplication)을 위한 알고리즘이 게이트수를 더 최적화하기 위해 사용되는 것을 특징으로 하는 에이치이브이씨에서 Y, U 및 V 변환의 병렬 처리를 위한 재사용 디씨티 아키텍처
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 한양대학교 산학협력단 정보통신기술인력양성 차세대 TV등 멀티미디어 SoC 및 플랫폼 기술개발