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바닥 산화막의 전계를 감소시키는 실리콘 카바이드 모스펫 소자 및 그의 제조 방법(SiC MOSFET for decreasing electric field of bottom oxide and method for manufacturing thereof)

  • 기술번호 : KST2016011852
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 바닥 산화막의 전계를 감소시키는 실리콘 카바이드 모스펫 소자 및 그의 제조 방법에 관한 것으로, 실리콘 카바이드 모스펫 소자는, 제 1 도전형 SiC 기판, 제 1 도전형 SiC 기판 위에 성장시킨 제 1 도전형 에피(epi)층, 제 1 도전형 에피층 위에 증착된 제 2 도전형 바디(body)층, 제 2 도전형 바디층을 관통하여 제 1 도전형 에피층까지 부분 식각을 통해 형성된 1차 트렌치(trench) 구조, 1차 트렌치 구조의 바닥면에 형성된 트렌치 바닥층, 트렌치 바닥층을 포함하여 1차 트렌치 구조의 내측을 감싸도록 증착되는 게이트 전극(gate electrode), 1차 트렌치 구조를 제외한 제 2 도전형 바디의 상단에 증착되는 소스 전극(source electrode) 및 제 1 도전형 SiC 기판의 하단에 증착되는 드레인 전극(drain electrode)을 포함하되, 트렌치 바닥층은 하이(high) K 물질로 구성되거나 트렌치 바닥층에 2차 트렌치 구조를 형성함으로써 게이트 산화막(gate oxide)의 전계(electric field)를 감소시킨다.
Int. CL H01L 29/16 (2006.01) H01L 29/78 (2006.01) H01L 21/336 (2006.01)
CPC H01L 29/16(2013.01) H01L 29/16(2013.01) H01L 29/16(2013.01) H01L 29/16(2013.01)
출원번호/일자 1020140177787 (2014.12.10)
출원인 서강대학교산학협력단
등록번호/일자 10-1685572-0000 (2016.12.06)
공개번호/일자 10-2016-0070605 (2016.06.20) 문서열기
공고번호/일자 (20161212) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2014.12.10)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 김광수 대한민국 경기도 고양시 일산서구
2 구윤모 대한민국 경기도 김포시 중봉로 *-*, *
3 조두형 대한민국 경기도 파주시 가람로 **,

대리인

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번호 이름 국적 주소
1 특허법인충현 대한민국 서울특별시 서초구 동산로 **, *층(양재동, 베델회관)

최종권리자

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번호 이름 국적 주소
1 서강대학교산학협력단 서울특별시 마포구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2014.12.10 수리 (Accepted) 1-1-2014-1202747-79
2 선행기술조사의뢰서
Request for Prior Art Search		 2015.09.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2015.11.10 수리 (Accepted) 9-1-2015-0072277-14
4 의견제출통지서
Notification of reason for refusal		 2015.11.30 발송처리완료 (Completion of Transmission) 9-5-2015-0831521-02
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2016.02.01 수리 (Accepted) 1-1-2016-0103214-57
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2016.02.26 수리 (Accepted) 1-1-2016-0189620-74
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2016.03.30 수리 (Accepted) 1-1-2016-0304297-39
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2016.04.29 수리 (Accepted) 1-1-2016-0412931-34
9 지정기간연장 관련 안내서
Notification for Extension of Designated Period		 2016.05.09 발송처리완료 (Completion of Transmission) 1-5-2016-0067598-11
10 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2016.05.31 수리 (Accepted) 1-1-2016-0524057-93
11 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2016.05.31 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-0524071-22
12 등록결정서
Decision to grant		 2016.10.28 발송처리완료 (Completion of Transmission) 9-5-2016-0776723-27
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제 1 도전형 SiC 기판;상기 제 1 도전형 SiC 기판 위에 성장시킨 제 1 도전형 에피(epi)층;상기 제 1 도전형 에피층 위에 증착된 제 2 도전형 바디(body)층;상기 제 2 도전형 바디층을 관통하여 상기 제 1 도전형 에피층까지 부분 식각을 통해 형성된 1차 트렌치(trench) 구조;게이트 산화막(gate oxide)의 전계(electric field)의 크기가 요구되는 값만큼 감소하도록 상기 1차 트렌치 구조의 바닥면에 상기 전계의 크기에 반비례하여 소정 두께 이상으로 형성된 트렌치 바닥층;상기 트렌치 바닥층을 포함하여 상기 1차 트렌치 구조의 내측을 감싸도록 증착되는 게이트 전극(gate electrode);상기 1차 트렌치 구조를 제외한 상기 제 2 도전형 바디의 상단에 증착되는 소스 전극(source electrode); 및상기 제 1 도전형 SiC 기판의 하단에 증착되는 드레인 전극(drain electrode);를 포함하되,상기 소정 두께 이상으로 형성된 트렌치 바닥층은,하이(high) K 물질로 구성되거나, 상기 트렌치 바닥층에 2차 트렌치 구조를 형성함으로써, 게이트 산화막(gate oxide)의 전계(electric field)를 감소시키는 것을 특징으로 하는 실리콘 카바이드 모스펫(SiC MOSFET) 소자
2 2
제 1 항에 있어서,상기 트렌치 바닥층은, 하이 K 물질인 하프늄 다이옥사이드(hafnium dioxide, HfO2)로서 형성되는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자
3 3
제 2 항에 있어서,상기 1차 트렌치 구조의 바닥면과 상기 제 1 도전형 에피(epi)층 사이에 형성된 실리콘 다이옥사이드(silicon dioxide, SiO2)층을 더 포함하되,상기 실리콘 다이옥사이드층은 상기 트렌치 바닥층보다 상대적으로 두께가 얇게 형성하는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자
4 4
제 3 항에 있어서,상기 실리콘 다이옥사이드층은 게이트 산화막의 결함(defect)으로 인한 채널 이동도(channel mobility)의 저하 및 누설 전류(leakage current)를 방지하는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자
5 5
제 1 항에 있어서,상기 트렌치 바닥층은, 실리콘 다이옥사이드(silicon dioxide, SiO2)로서 형성되며, 상기 트렌치 바닥층의 상단으로부터 부분 식각을 통해 2차 트렌치 구조를 형성하는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자
6 6
제 5 항에 있어서,상기 2차 트렌치 구조는,부분 식각에 의해 게이트 산화막에 모서리(corner)의 수를 증가시킴으로써, 전계의 집중을 분산시키는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자
7 7
제 1 항에 있어서,상기 제 2 도전형 바디층 위에 부분적인 이온 주입(ion implantation)에 의해 형성된 제 2 도전형 도핑층; 및상기 제 2 도전형 바디층 위에 상기 제 2 도전형 도핑층이 형성되지 않은 나머지 영역에 형성되어 상기 1차 트렌치 구조의 형성에 의해 관통되는 제 1 도전형 영역;을 더 포함하는 실리콘 카바이드 모스펫 소자
8 8
제 1 도전형 SiC 기판 위에 제 1 도전형 에피(epi)층을 성장시키는 단계;상기 제 1 도전형 에피층 위에 제 2 도전형 바디(body)층을 증착하는 단계;상기 제 2 도전형 바디층을 관통하여 상기 제 1 도전형 에피층까지 부분 식각을 통해 1차 트렌치(trench) 구조를 형성하는 단계;상기 1차 트렌치 구조의 바닥면에 실리콘 다이옥사이드(silicon dioxide, SiO2)층을 형성하는 단계;게이트 산화막(gate oxide)의 전계(electric field)의 크기가 요구되는 값만큼 감소하도록 상기 실리콘 다이옥사이드층 위에 하이(high) K 물질로 구성된 트렌치 바닥층을 상기 전계의 크기에 반비례하여 소정 두께 이상으로 형성하는 단계;상기 트렌치 바닥층을 포함하여 상기 1차 트렌치 구조의 내측을 감싸도록 게이트 전극(gate electrode)을 증착하는 단계; 및상기 1차 트렌치 구조를 제외한 상기 제 2 도전형 바디의 상단에 소스 전극(source electrode)을 증착하고, 상기 제 1 도전형 SiC 기판의 하단에 드레인 전극(drain electrode)을 증착하는 단계;를 포함하는 실리콘 카바이드 모스펫(SiC MOSFET) 소자의 제조 방법
9 9
제 8 항에 있어서,상기 트렌치 바닥층은, 하이 K 물질인 하프늄 다이옥사이드(hafnium dioxide, HfO2)로서 형성됨으로써, 게이트 산화막(gate oxide)의 전계(electric field)를 감소시키는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자의 제조 방법
10 10
제 8 항에 있어서,상기 실리콘 다이옥사이드층은,상기 트렌치 바닥층보다 상대적으로 두께가 얇게 형성되고, 게이트 산화막의 결함(defect)으로 인한 채널 이동도(channel mobility)의 저하 및 누설 전류(leakage current)를 방지하는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자의 제조 방법
11 11
제 8 항에 있어서,상기 제 2 도전형 바디층 위에 부분적인 이온 주입(ion implantation)에 의해 제 2 도전형 도핑층을 형성하는 단계; 및상기 제 2 도전형 바디층 위에 상기 제 2 도전형 도핑층이 형성되지 않은 나머지 영역에 제 1 도전형 영역을 형성하는 단계;를 더 포함하며,상기 1차 트렌치 구조를 형성하는 단계는, 상기 제 1 도전형 영역을 관통하여 부분 식각을 수행하는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자의 제조 방법
12 12
제 1 도전형 SiC 기판 위에 제 1 도전형 에피(epi)층을 성장시키는 단계;상기 제 1 도전형 에피층 위에 제 2 도전형 바디(body)층을 증착하는 단계;상기 제 2 도전형 바디층을 관통하여 상기 제 1 도전형 에피층까지 부분 식각을 통해 1차 트렌치(trench) 구조를 형성하는 단계;게이트 산화막(gate oxide)의 전계(electric field)의 크기가 요구되는 값만큼 감소하도록 상기 1차 트렌치 구조의 바닥면에 트렌치 바닥층을 상기 전계의 크기에 반비례하여 소정 두께 이상으로 형성하는 단계;상기 트렌치 바닥층을 부분 식각하여 2차 트렌치 구조를 형성하는 단계;상기 2차 트렌치 구조가 형성된 트렌치 바닥층을 포함하여 상기 1차 트렌치 구조의 내측을 감싸도록 게이트 전극(gate electrode)을 증착하는 단계; 및상기 1차 트렌치 구조를 제외한 상기 제 2 도전형 바디의 상단에 소스 전극(source electrode)을 증착하고, 상기 제 1 도전형 SiC 기판의 하단에 드레인 전극(drain electrode)을 증착하는 단계;를 포함하는 실리콘 카바이드 모스펫(SiC MOSFET) 소자의 제조 방법
13 13
제 12 항에 있어서,상기 트렌치 바닥층은, 실리콘 다이옥사이드(silicon dioxide, SiO2)로서 형성되며, 상기 트렌치 바닥층의 상단으로부터 부분 식각을 통해 2차 트렌치 구조를 형성함으로써 게이트 산화막(gate oxide)의 전계(electric field)를 감소시키는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자의 제조 방법
14 14
제 12 항에 있어서,상기 2차 트렌치 구조는,부분 식각에 의해 게이트 산화막에 모서리(corner)의 수를 증가시킴으로써, 전계의 집중을 분산시키는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자의 제조 방법
15 15
제 12 항에 있어서,상기 제 2 도전형 바디층 위에 부분적인 이온 주입(ion implantation)에 의해 제 2 도전형 도핑층을 형성하는 단계; 및상기 제 2 도전형 바디층 위에 상기 제 2 도전형 도핑층이 형성되지 않은 나머지 영역에 제 1 도전형 영역을 형성하는 단계;를 더 포함하며,상기 1차 트렌치 구조를 형성하는 단계는, 상기 제 1 도전형 영역을 관통하여 부분 식각을 수행하는 것을 특징으로 하는 실리콘 카바이드 모스펫 소자의 제조 방법
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1 미래창조과학부 서강대학교 산학협력단 정보통신기술인력양성 정보통신용 아날로그IP 기술 개발 (Development of Analog IP Techniques for ICT)