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입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 플래시(flash) ADC(analog-to-digital converter); 및복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되어, 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하고, 입력 신호와 상기 변환된 아날로그 신호와의 차이를 증폭하여 잔류 전압을 생성하는 MDAC(multiplying digital-to-analog converter);을 포함하며,상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 MDAC은 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킴으로써 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 것을 특징으로 하는 알고리즘(algorithmic) 아날로그 디지털 변환기
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제 1 항에 있어서,상기 MDAC은,각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기
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제 1 항에 있어서,상기 복수 개의 DAC은,각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성되는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기
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제 4 항에 있어서,상기 MDAC은,사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기
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제 4 항에 있어서,상기 MDAC은,사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기
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제 4 항에 있어서상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며,상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기
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복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되는 MDAC(multiplying digital-to-analog converter)을 구비하는 알고리즘(algorithmic) 아날로그 디지털 변환기가 신호를 변환하는 방법에 있어서,플래시(flash) ADC(analog-to-digital converter)를 이용하여 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 단계;복수 개의 DAC(digital-to-analogue converter)을 이용하여 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하는 단계;감산기를 이용하여 입력 신호와 상기 변환된 아날로그 신호와의 차이를 산출하고, 증폭기를 이용하여 상기 산출된 차이를 증폭하여 잔류 전압을 생성하는 단계; 및상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 MDAC은 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킴으로써 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 단계;를 포함하는 알고리즘 아날로그 디지털 변환 방법
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제 8 항에 있어서,상기 MDAC은,각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법
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제 8 항에 있어서,상기 복수 개의 DAC은,각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성되는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법
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제 11 항에 있어서,상기 MDAC은,사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법
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제 11 항에 있어서,상기 MDAC은,사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법
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제 11 항에 있어서상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며,상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법
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