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시간 인터리빙(time-interleaved) 구조의 파이프라인 SAR ADC에 있어서,제 1 비트(bit)수에 따른 시간 인터리빙 SAR ADC를 이용하여 복수 개의 채널을 구성하는 제 1 단(stage);제 2 비트수에 따른 시간 인터리빙 SAR ADC를 이용하여 상기 복수 개의 채널을 구성하는 제 2 단; 및채널 간에 공유되어, 상기 제 1 단의 채널별 잔류전압(residue voltage)을 입력받아 증폭한 후, 제 2 단에 채널별로 출력하는 잔류전압 증폭기(residue amplifier);를 포함하고,상기 제 1 단 및 상기 제 2 단의 SAR ADC는 채널의 SAR 동작에 필요한 비교 동작을 수행하는 비교기;를 각각 포함하며, 각각의 채널 간에 상기 비교기를 공유함으로써 시간 인터리빙 구조에서의 채널 간 오프셋 부정합(offset mismatch)을 방지하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 1 항에 있어서,상기 제 1 단 및 상기 제 2 단의 SAR ADC는 각각의 채널별로 샘플링된 신호를 하나의 입력단을 통해 교대로 상기 비교기에 입력하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 2 항에 있어서,각각의 채널에서 사용되는 샘플링 클록(sampling clock)을 하나의 기준 클록에 동기화시켜 생성함으로써, 채널 간 입력 샘플링 신호의 부정합을 방지하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 2 항에 있어서,상기 제 1 단을 구성하는 비교기는,상기 채널의 수만큼의 입력단 쌍(pair); 및상기 입력단 쌍의 드레인 노드(drain node)에 배치되어 버퍼(buffer) 역할을 수행함으로써 킥-백(kick-back) 잡음을 감소시키는 풀-다운 스위치(pull-down switch);를 포함하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 2 항에 있어서,상기 제 1 단을 구성하는 비교기는,비교기의 동작 속도를 증가시키는 추가적인 래치(latch);를 더 포함하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 2 항에 있어서,상기 제 1 단을 구성하는 비교기는,샘플링 동작시 상기 비교기의 입력단에 발생하는 메모리 효과(memory effect)를 자동으로 제거하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 2 항에 있어서,상기 제 2 단을 구성하는 비교기는,상기 복수 개의 채널이 스위치에 의해 교대로 연결되도록 구성된 하나의 입력단 쌍; 및상기 입력단 쌍의 드레인 노드에 배치되어 버퍼 역할을 수행함으로써 킥-백 잡음을 감소시키는 풀-다운 스위치;를 포함하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 2 항에 있어서,상기 제 2 단을 구성하는 비교기는,비교기의 동작 속도를 증가시키는 추가적인 래치;를 더 포함하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 2 항에 있어서,상기 제 2 단을 구성하는 비교기는,각 채널의 SAR 동작 후 입력단을 소정 주기마다 리셋(reset)시킴으로써 메모리 효과를 제거하는 것을 특징으로 하는 파이프라인 SAR ADC
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시간 인터리빙(time-interleaved) 구조의 파이프라인 SAR ADC에 있어서,제 1 비트(bit)수에 따른 시간 인터리빙 SAR ADC를 이용하여 복수 개의 채널을 구성하는 제 1 단(stage);제 2 비트수에 따른 시간 인터리빙 SAR ADC를 이용하여 상기 복수 개의 채널을 구성하는 제 2 단; 및채널 간에 공유되어, 상기 제 1 단의 채널별 잔류전압(residue voltage)을 입력받아 증폭한 후, 제 2 단에 채널별로 출력하는 잔류전압 증폭기(residue amplifier);를 포함하되,상기 잔류 전압 증폭기는,상기 제 1 단으로 입력되는 입력신호범위의 절반을 상기 제 2 단으로 출력하는 레인지-스케일링(range-scaling) 방식으로 동작함으로써 증폭기에 의한 전력 소모를 감소시키고,상기 제 1 단 및 상기 제 2 단의 SAR ADC는 채널의 SAR 동작에 필요한 비교 동작을 수행하는 비교기;를 각각 포함하며, 각각의 채널 간에 상기 비교기를 공유함으로써 시간 인터리빙 구조에서의 채널 간 오프셋 부정합(offset mismatch)을 방지하는 것을 특징으로 하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 10 항에 있어서,상기 잔류 전압 증폭기는,채널별로 분리된 입력단 쌍;을 포함하되,동작하지 않는 채널의 리셋시간을 확보하여 메모리 효과를 제거하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 10 항에 있어서,상기 잔류 전압 증폭기는,전압 이득을 증가시키는 이득-부스팅(gain-boosting) 구조의 제 1 증폭기; 및기준치 이상의 신호 스윙 범위를 갖는 공통-소스(common-source) 구조의 제 2 증폭기;를 포함하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 10 항에 있어서,상기 제 2 단을 구성하는 SAR ADC는,상기 잔류 전압 증폭기를 통해 레인지-스케일링된 입력신호를 처리하기 위한 커패시터;를 더 포함하는 것을 특징으로 하는 파이프라인 SAR ADC
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시간 인터리빙(time-interleaved) 구조의 파이프라인 SAR ADC에 있어서,제 1 비트(bit)수에 따른 시간 인터리빙 SAR ADC를 이용하여 복수 개의 채널을 구성하는 제 1 단(stage);제 2 비트수에 따른 시간 인터리빙 SAR ADC를 이용하여 상기 복수 개의 채널을 구성하는 제 2 단; 및채널 간에 공유되어, 상기 제 1 단의 채널별 잔류전압(residue voltage)을 입력받아 증폭한 후, 제 2 단에 채널별로 출력하는 잔류전압 증폭기(residue amplifier);를 포함하되,상기 제 1 단 및 상기 제 2 단의 SAR ADC는 채널의 SAR 동작에 필요한 비교 동작을 수행하는 비교기;를 각각 포함하며, 각각의 채널 간에 상기 비교기를 공유함으로써 시간 인터리빙 구조에서의 채널 간 오프셋 부정합(offset mismatch)을 방지하고,상기 제 1 단 및 상기 제 2 단은, 각각의 비트수에 따라 동작 속도가 결정되며, 상기 제 1 단의 비트수는 상기 제 2 단의 비트수보다 작은 값을 갖는 것을 특징으로 하는 파이프라인 SAR ADC
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제 14 항에 있어서,상기 제 2 단을 구성하는 SAR ADC는,샘플링된 신호를 공통 모드 전압(common mode voltage)과 직접 비교하고 상기 공통모드 전압을 기준으로 커패시터 열을 스위칭함으로써 최상위 비트를 결정하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 14 항에 있어서,상기 제 2 단을 구성하는 SAR ADC는,저항 열을 이용하여 생성된 기준 전압을 DAC의 최하위 커패시터에 인가함으로써 소정 개수의 최하위 비트를 결정하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 14 항에 있어서,상기 제 1 단 및 상기 제 2 단을 구성하는 SAR ADC는,TSPC(true-single-phase-clock) D 플립플롭 기반의 SAR 로직;을 포함하는 것을 특징으로 하는 파이프라인 SAR ADC
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제 14 항에 있어서,상기 제 1 단의 SAR 동작을 위한 기준 전압, 상기 제 2 단의 SAR 동작을 위한 기준 전압 및 상기 잔류 전압 증폭기의 증폭 동작시 사용되는 기준 전압의 구동 회로를 각각 분리하되, 기준 전압 발생기는 공유하는 것을 특징으로 하는 파이프라인 SAR ADC
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