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입력 신호로부터 상위 비트들을 샘플링하여 출력하는 상위 비트 변환부;상기 상위 비트 변환부가 샘플링하고 남은 잔여 전압을 수신하고, 상기 잔여 전압으로부터 하위 비트들을 샘플링하여 출력하는 하위 비트 변환부; 및상기 상위 비트들과 상기 하위 비트들을 수신하고, 이들의 오차를 보정하여 출력하는 오차 보정부를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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제1항에 있어서, 상기 상위 비트들은 N (2 이상의 자연수) 비트들로 구성되고, 상기 하위 비트들은 (M+A) (N은 2 이상의 자연수, A는 1) 비트들로 구성되며, 상기 오차 보정부로부터 출력되는 디지털 신호는 (N+M)비트로 구성되는 것을 특징으로 하는 아날로그 디지털 컨버터
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제1항에 있어서,상기 상위 비트 변환부는 SAR (Successive Approximation Register) 아날로그 디지털 컨버터로 구성되는 것을 특징으로 하는 아날로그 디지털 컨버터
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제1항에 있어서, 상기 하위 비트 변환부는 SS (Single Slope) 아날로그 디지털 컨버터로 구성되는 것을 특징으로 하는 아날로그 디지털 컨버터
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제1항에 있어서, 상기 상위 비트 변환부는상기 입력 신호로부터 상기 상위 비트들을 샘플링하는 캐패시터 어레이; 및상기 캐패시터 어레이로부터 출력되는 신호를 받아서 상기 상위 비트들을 갖는 디지털 신호로 변환하는 비교기를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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제5항에 있어서, 상기 캐패시터 어레이는상기 입력 신호가 일단들에 인가되는 복수개의 캐패시터들;상기 복수개의 캐패시터들 각각의 타단에 일단이 연결되고, 타단은 접지 전압과 제1 기준 전압 중 하나에 선택적으로 연결되는 복수개의 스위칭 소자들; 및상기 입력 신호에 일단이 연결되고, 상기 하위 비트 변환부에 타단이 연결되는 최하위 캐패시터를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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7
제6항에 있어서, 상기 비교기는 상기 캐패시터 어레이로부터 출력되는 신호를 상기 기준 전압과 비교하는 것을 특징으로 하는 아날로그 디지털 컨버터
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8
제6항에 있어서, 상기 하위 비트 변환부는램프 신호를 생성하여 상기 최하위 캐패시터에 인가하는 램프 신호 발생기; 및상기 비교기로부터 출력되는 상기 잔여 전압으로부터 하위 비트들을 샘플링하여 출력하는 카운터를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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9
제8항에 있어서, 상기 비교기는 상기 최하위 캐패시터로부터 출력되는 전압을 제2 기준 전압과 비교하고, 그 결과를 상기 카운터로 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터
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10
제8항에 있어서,상기 램프 신호는 계단 파형을 갖는 신호이며, 상기 캐패시터 어레이로부터 출력되는 잔여 전압은 상기 계단 파형에 동기되어 출력되는 신호인 것을 특징으로 하는 아날로그 디지털 컨버터
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11
제8항에 있어서,상기 램프 신호 발생기는 상기 비교기에 입력되는 제2 기준 전압에서 상기 제1 기준 전압을 뺀 전압을 2M (M은 하위비트의 수)로 나눈 값을 갖는 계단 파형의 램프 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터
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제8항에 있어서,상기 상위 비트 변환부의 동작 구간에서 상기 제1 기준 전압보다 낮은 제3 기준 전압이 상기 캐패시터 어레이에 공급되며, 상기 램프 신호는 상기 제3 기준 전압보다 낮고 상기 제1 기준 전압보다 높은 범위의 계단 파형을 갖는 것을 특징으로 하는 아날로그 디지털 컨버터
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13
제8항에 있어서,상기 상위 비트들은 N (2 이상의 자연수) 비트들로 구성되고, 상기 하위 비트들은 (M+A) (N은 2 이상의 자연수, A는 1) 비트들로 구성되며, 상기 오차 보정부로부터 출력되는 디지털 신호는 (N+M)비트로 구성되고,상기 하위 비트 변환부의 동작 구간에서 상기 램프 신호는 2M+A 개의 계단 크기를 갖는 것을 특징으로 하는 아날로그 디지털 컨버터
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14
제13항에 있어서,상기 오차 보정부는 상기 N 비트와 상기 잔여 전압의 오차에 대응하는 디지털 값을 곱한 후 상기 (M+A) 비트와 합하여 상기 (N+M) 비트를 갖는 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터
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