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복수 개 메모리 뱅크로 구성되는 캐시를 갖는 멀티스레드 프로세서에서 캐시 미스를 처리하는 캐시 미스 처리 모듈에 있어서,복수 개 스레드 중에서 캐시 히트인 스레드에서 요청한 데이터를 저장하는 히트-세이브 FIFO와,상기 복수 개 스레드 중에서 캐시 미스인 스레드에 대한 하나의 메모리 명령에서 스레드 단위로 할당된 데이터를 저장하는 미스 스레드 FIFO 및상기 복수 개 스레드 중에서 캐시 미스인 스레드에 대한 명령어 단위로 할당된 데이터를 저장하는 미스 명령어 FIFO를 포함하는 것을 특징으로 하는 캐시 미스 처리 모듈
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제1항에 있어서,상기 복수 개 스레드 중에서 캐시 미스인 스레드들을 모두 캐시 히트로 인출한 데이터와 상기 히트-세이브 FIFO에 저장된 데이터를 통합하여 저장하는 교체 데이터 버퍼를 더 포함하는 것을 특징으로 하는 캐시 미스 처리 모듈
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제2항에 있어서,상기 미스 스레드 FIFO 및 상기 미스 명령어 FIFO로부터 캐시 미스인 스레드 번호와 상기 스레드 번호가 요청하는 메모리 주소를 입력받은 후 외부 메모리로부터 상기 메모리 주소를 포함하는 데이터를 인출하는 미스 처리 FSM을 더 포함하는 것을 특징으로 하는 캐시 미스 처리 모듈
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제3항에 있어서,상기 외부 메모리로부터 인출된 데이터 중에 캐시 미스인 다른 스레드가 요청하는 데이터가 포함되어 있는지 여부를 판별하는 비교기를 더 포함하는 것을 특징으로 하는 캐시 미스 처리 모듈
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제4항에 있어서,상기 비교기의 판별 결과 캐시 히트인 스레드와 캐시 미스인 스레드를 마스크 처리하는 미스 처리 마스크를 더 포함하는 것을 특징으로 하는 캐시 미스 처리 모듈
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제2항 또는 제4항에 있어서, 상기 뱅크 메모리 수는 아래 수학식 1을 만족하는 개수로 구비되는 것을 특징으로 하는 캐시 미스 처리 모듈
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복수 개 메모리 뱅크로 구성되는 캐시를 갖는 멀티스레드 프로세서에서 캐시 미스를 처리하는 캐시 미스 처리 방법에 있어서,캐시 히트인 스레드에서 요청한 데이터를 저장하는 제1단계와,캐시 미스인 스레드들 중에서 하나의 스레드에서 요청한 데이터를 외부 메모리로부터 인출하는 제2단계와,상기 제1단계에서 저장된 데이터와 상기 제2단계에서 인출한 데이터를 통합하여 프로세서에 제공하는 제3단계를 포함하는 것을 특징으로 하는 캐시 미스 처리 방법
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제7항에 있어서,상기 제2단계에서 외부 메모리로부터 인출되는 데이터 량은 캐시 미스인 스레드가 요청한 데이터를 저장하는 주소를 포함하고, 캐시 미스인 스레드가 요청한 데이터 량보다 더 많은 데이터 량인 것을 특징으로 하는 캐시 미스 처리 방법
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제8항에 있어서,상기 제2단계는캐시 미스인 스레드들 중에서 하나의 스레드에서 요청한 데이터를 외부 메모리로부터 인출하는 제2-1단계와,상기 제2-2단계에서 인출된 데이터 중에서 캐시 미스인 스레드 중에서 상기 제2-1단계에서 지정한 하나의 스레드를 제외한 나머지 스레드가 요청하는 데이터가 포함되어 있는 지를 비교하는 제2-2단계를 더 포함하는 것을 특징으로 하는 캐시 미스 처리 방법
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10
제9항에 있어서,상기 제2-2단계 이후에상기 제2-2단계의 비교 결과 캐시 미스인 스레드에서 캐시 히트인 스레드를 마스크 처리하는 제2-3단계를 더 포함하는 것을 특징으로 하는 캐시 미스 처리 방법
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11
제10항에 있어서,상기 제2-3단계의 마스크 처리 결과 모든 스레드에서 캐시 히트가 된 경우에는 상기 제3단계를 수행하고, 캐시 미스인 스레드가 남아 있는 경우에는 캐시 미스인 스레드에 대해서 상기 제2-1단계 내지 상기 제2-3단계를 다시 수행하는 것을 특징으로 하는 캐시 미스 처리 방법
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