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다수의 프로세서 코어로부터의 캐시 비움 신호를 수신하게 되면 다수의 L1 캐시에 캐시 비움 신호를 보내는 L1 캐시 클리어부; 및 상기 다수의 L1 캐시로부터의 캐시 비움 완료 신호가 모두 도착하게 되면 L2 캐시에 캐시 비움 신호를 보내고, 상기 L2 캐시로부터 캐시 비움 완료 신호를 수신함에 따라 그에 상응하는 신호를 상기 L1 캐시 클리어부에게로 보내는 L2 캐시 클리어부;를 포함하고,상기 L1 캐시 클리어부는 상기 다수의 L1 캐시 내에 저장되어 있는 데이터의 일부만을 비울 수 있게 지원하는 제 1 선택적 캐시 비움 레지스터를 포함하고,상기 L2 캐시 클리어부는 상기 L2 캐시 내에 저장되어 있는 데이터의 일부만을 비울 수 있게 지원하는 제 2 선택적 캐시 비움 레지스터를 포함하고,상기 제 1 선택적 캐시 비움 레지스터 및 상기 제 2 선택적 캐시 비움 레지스터 각각은,선택적 캐시 비움을 위한 주소영역의 첫 주소를 나타내는 시작 어드레스 레지스터;주소영역을 지정하기 위한 LSB 비트 수를 나타내는 마스크 비트 레지스터; 및 선택적인 캐시 비움 시작을 나타내는 선택적 캐시 클리어 시작 레지스터;를 포함하는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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청구항 1에 있어서,상기 L1 캐시 클리어부는 다수의 프로세서 코어 중에서 어느 한 프로세서 코어로부터 캐시 비움 신호를 수신하더라도 상기 다수의 L1 캐시에 캐시 비움 신호를 모두 보내는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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청구항 2에 있어서,상기 L1 캐시 클리어부는 상기 캐시 비움 신호를 주지 않은 다른 프로세서 코어에 상기 캐시 비움 신호를 보내어 중복의 캐시 비움 요청을 방지하는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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청구항 1에 있어서,상기 다수의 L1 캐시의 각각은 L1 데이터부와 L1 명령어부 및 TLB부를 포함하고,상기 L2 캐시 클리어부는 상기 다수의 L1 캐시내의 L1 데이터부와 L1 명령어부 및 TLB부로부터의 캐시 비움 완료 신호가 모두 도착하면 상기 L2 캐시에 캐시 비움 신호를 보내는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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청구항 1에 있어서,상기 L1 캐시 클리어부는 상기 L2 캐시 클리어부로부터 상기 L2 캐시의 캐시 비움 완료 신호에 상응하는 신호를 수신함에 따라 캐시 비움 완료 신호를 상기 다수의 프로세서 코어에게로 보내는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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다수의 L1 캐시 내에 저장되어 있는 데이터의 일부만을 비울 수 있게 지원하는 제 1 선택적 캐시 비움 레지스터를 포함하고, 다수의 프로세서 코어로부터의 캐시 비움 신호를 수신함에 따라 상기 제 1 선택적 캐시 비움 레지스터의 값을 근거로 상기 다수의 L1 캐시에 대한 선택적인 캐시 비움을 진행하는 L1 캐시 클리어부; 및 L2 캐시 내에 저장되어 있는 데이터의 일부만을 비울 수 있게 지원하는 제 2 선택적 캐시 비움 레지스터를 포함하고, 상기 다수의 L1 캐시로부터의 선택적인 캐시 비움 완료 신호를 수신하게 되면 상기 제 2 선택적 캐시 비움 레지스터의 값을 근거로 상기 L2 캐시에 대한 선택적인 캐시 비움을 진행하는 L2 캐시 클리어부;를 포함하고,상기 제 1 선택적 캐시 비움 레지스터 및 상기 제 2 선택적 캐시 비움 레지스터 각각은,선택적 캐시 비움을 위한 주소영역의 첫 주소를 나타내는 시작 어드레스 레지스터;주소영역을 지정하기 위한 LSB 비트 수를 나타내는 마스크 비트 레지스터; 및 선택적인 캐시 비움 시작을 나타내는 선택적 캐시 클리어 시작 레지스터;를 포함하는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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삭제
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청구항 6에 있어서,상기 L1 캐시 클리어부는,상기 다수의 프로세서 코어로부터의 캐시 비움 신호를 수신함에 따라 상기 선택적 캐시 클리어 시작 레지스터의 값이 특정 값이면 상기 시작 어드레스 레지스터 및 상기 마스크 비트 레지스터의 값을 이용하여 상기 다수의 L1 캐시에 대한 선택적인 캐시 비움을 진행하는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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청구항 8에 있어서,상기 L1 캐시 클리어부는, 상기 시작 어드레스 레지스터 및 상기 마스크 비트 레지스터의 값을 비트 연산하여 캐시 비움을 할 주소영역을 만들고, 상기 다수의 L1 캐시의 더티 비트가 특정 값인 부분만 읽어 태그 메모리와 인덱스를 조합하고, 상기 조합한 결과와 상기 마스크 비트 레지스터의 값을 비트 연산을 하여 생성한 비교주소와 상기 캐시 비움을 할 주소영역을 비교하여 일치하는 부분만을 비우는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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청구항 6에 있어서,상기 L2 캐시 클리어부는 상기 다수의 L1 캐시로부터 선택적인 캐시 비움 완료 신호를 수신하게 되면 상기 선택적 캐시 클리어 시작 레지스터의 값이 특정 값이면 상기 시작 어드레스 레지스터 및 상기 마스크 비트 레지스터의 값을 이용하여 상기 L2 캐시에 대한 선택적인 캐시 비움을 진행하는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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청구항 10에 있어서,상기 L2 캐시 클리어부는, 상기 시작 어드레스 레지스터 및 상기 마스크 비트 레지스터의 값을 비트 연산하여 캐시 비움을 할 주소영역을 만들고, 상기 L2 캐시의 더티 비트가 특정 값인 부분만 읽어 태그 메모리와 인덱스를 조합하고, 상기 조합한 결과와 상기 마스크 비트 레지스터의 값을 비트 연산을 하여 생성한 비교주소와 상기 캐시 비움을 할 주소영역을 비교하여 일치하는 부분만을 비우는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 장치
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L1 캐시 클리어부가, 다수의 프로세서 코어로부터의 캐시 비움 신호를 수신하는 단계; 및상기 L1 캐시 클리어부가, 상기 캐시 비움 신호를 수신함에 따라 상기 다수의 프로세서 코어로부터의 선택적 캐시 비움 레지스터의 정보를 근거로 다수의 L1 캐시에 대한 선택적인 캐시 비움을 진행하는 단계;를 포함하고,상기 다수의 L1 캐시에 대한 선택적인 캐시 비움을 진행하는 단계는, 상기 선택적 캐시 비움 레지스터 내의 선택적 캐시 클리어 시작 레지스터의 값이 특정 값인지를 판단하는 단계; 및상기 특정 값이면 상기 선택적 캐시 비움 레지스터 내의 시작 어드레스 레지스터 및 마스크 비트 레지스터를 이용하여 선택적인 캐시 비움을 진행하는 단계;를 포함하는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 방법
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청구항 12에 있어서,상기 시작 어드레스 레지스터 및 마스크 비트 레지스터를 이용하여 선택적인 캐시 비움을 진행하는 단계는,상기 시작 어드레스 레지스터 및 상기 마스크 비트 레지스터의 값을 비트 연산하여 캐시 비움을 할 주소영역을 만드는 단계;상기 다수의 L1 캐시의 더티 비트가 특정 값인 부분만 읽어 태그 메모리와 인덱스를 조합하는 단계; 및 상기 조합하는 단계에 의한 조합 결과와 상기 마스크 비트 레지스터의 값을 비트 연산을 하여 생성한 비교주소와 상기 캐시 비움을 할 주소영역을 비교하여 일치하는 부분만을 비우는 단계;를 포함하는 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 방법
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청구항 12에 있어서,L2 캐시 클리어부가, 상기 다수의 L1 캐시로부터 선택적인 캐시 비움 완료 신호를 수신하는 단계; 및상기 L2 캐시 클리어부가, 상기 캐시 비움 완료 신호를 수신함에 따라 상기 다수의 프로세서 코어로부터의 선택적 캐시 비움 레지스터의 정보를 근거로 L2 캐시에 대한 선택적인 캐시 비움을 진행하는 단계;를 추가로 포함하는 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 방법
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청구항 15에 있어서,상기 L2 캐시에 대한 선택적인 캐시 비움을 진행하는 단계는, 상기 선택적 캐시 비움 레지스터 내의 선택적 캐시 클리어 시작 레지스터의 값이 특정 값인지를 판단하는 단계; 및상기 특정 값이면 상기 선택적 캐시 비움 레지스터 내의 시작 어드레스 레지스터 및 마스크 비트 레지스터를 이용하여 선택적인 캐시 비움을 진행하는 단계;를 포함하는 것을 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 방법
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청구항 16에 있어서,상기 시작 어드레스 레지스터 및 마스크 비트 레지스터를 이용하여 선택적인 캐시 비움을 진행하는 단계는,상기 시작 어드레스 레지스터 및 상기 마스크 비트 레지스터의 값을 비트 연산하여 캐시 비움을 할 주소영역을 만드는 단계;상기 L2 캐시의 더티 비트가 특정 값인 부분만 읽어 태그 메모리와 인덱스를 조합하는 단계; 및 상기 조합하는 단계에 의한 조합 결과와 상기 마스크 비트 레지스터의 값을 비트 연산을 하여 생성한 비교주소와 상기 캐시 비움을 할 주소영역을 비교하여 일치하는 부분만을 비우는 단계;를 포함하는 특징으로 하는 다중 캐시 시스템에서의 캐시 비움 제어 방법
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