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메모리;할당되는 태스크를 개별적으로 처리하는 다수의 코어를 포함하는 프로세서부;상기 메모리와 상기 프로세서 사이에 위치하여, 상기 메모리와 상기 프로세서 사이의 데이터 전송을 담당하는 메모리 컨트롤러;온-칩 주변 버스(OPB: On-chip Peripheral Bus)를 통해 상기 프로세서부와 연결되어 상기 프로세서부의 태스크 처리 동작을 보조하는 주변 장치부;상기 온-칩 주변 버스를 통해 상기 프로세서부와 연결되며, 외부 장치와의 통신을 담당하는 입출력 포트; 및상기 메모리 컨트롤러와 상기 프로세서부 사이에 위치하여, 상기 프로세서부에서 발생되는 에러를 검출하고, 상기 다수의 코어들에 대한 레지스터 정보를 상기 메모리에 저장하는 제 1 에러 처리부를 포함하는 임베디드 시스템
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제 1 항에 있어서,상기 제 1 에러 처리부는,상기 프로세서부에서 발생되는 에러를 검출하는 제 1 검출 회로; 및상기 제 1 검출 회로에서 검출되는 에러를 숨기는 역할을 하며, 상기 다수의 코어로부터 전송되는 레지스터 정보를 상기 메모리에 저장하는 제 1 다수결 회로를 포함하는 것인 임베디드 시스템
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제 1 항에 있어서,상기 프로세서부와 상기 주변 장치부에 연결되며, 상기 프로세서부에서 발생되는 에러를 검출 및 처리하는 제 2 에러 처리부를 더 포함하는 것인 임베디드 시스템
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제 3 항에 있어서,상기 제 2 에러 처리부는,상기 프로세서부에서 발생되는 에러를 검출하는 제 2 검출 회로; 및상기 제 2 검출 회로에서 검출되는 에러를 숨기는 제 2 다수결 회로를 포함하는 것인 임베디드 시스템
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제 1 항에 있어서,상기 입출력 포트와 상기 주변 장치부 사이에 연결되며, 상기 프로세서부에서 발생되는 에러를 검출 및 처리하는 제 3 에러 처리부를 더 포함하는 것인 임베디드 시스템
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제 5 항에 있어서,상기 제 3 에러 처리부는,상기 프로세서부에서 발생되는 에러를 검출하는 제 3 검출 회로; 및상기 제 3 검출 회로에 의해 검출되는 에러를 숨기는 제 3 다수결 회로를 포함하는 것인 임베디드 시스템
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프로세서부의 다수의 코어가 할당된 태스크를 처리하는 단계;상기 다수의 코어가 태스크를 처리하는 과정에서 에러가 발생되는지를 검출하는 단계;상기 에러가 발생되는지를 검출하는 단계에서의 판단 결과, 에러가 발생된 것으로 판단되면, 에러가 발생된 코어를 부분 재구성하는 단계; 및모든 코어에 인터럽트를 발생시키고, 정상 동작하고 있는 코어의 레지스터 정보를 공유하여 동기화를 수행하는 단계;를 포함하는 임베디드 시스템의 에러 복구 방법
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제 7 항에 있어서,상기 동기화를 행하는 단계는,상기 다수의 코어에 인터럽트를 발생시키는 단계;상기 다수의 코어의 레지스터 정보가 메모리에 저장되는 단계; 및상기 메모리에 저장되는 다수의 레지스터 정보 중 정상적으로 동작하는 코어의 레지스터 정보가 모든 코어로 복원되어 코어 사이의 동기화가 이루어지는 단계를 포함하는 것인 임베디드 시스템의 에러 복구 방법
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