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입력 신호의 제1 시간 구간 동안 상기 입력 신호의 지연 신호를 생성하는 제1 트랜지스터 회로; 및상기 제1 트랜지스터 회로와 연결되고, 상기 입력 신호의 제2 시간 구간 동안 상기 지연 신호를 생성하는 제2 트랜지스터 회로를 포함하고,상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로는 상기 입력 신호에 기초하여 서로 교차로 동작하는,지연 회로
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제1항에 있어서,상기 제1 시간 구간의 시점은 상기 입력 신호의 상승 에지고, 상기 제2 시간 구간의 시점은 상기 입력 신호의 하강 에지인,지연 회로
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제1항에 있어서,상기 제1 트랜지스터 회로는 상기 입력 신호에 기초하여 상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로를 동작시키는 제1 스위치 회로를 포함하고,상기 제2 트랜지스터 회로는 상기 입력 신호의 반전 신호에 기초하여 상기 제2 시간 구간 동안 상기 제2 트랜지스터 회로를 동작시키는 제2 스위치 회로를 포함하는,지연 회로
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제1항에 있어서,상기 제1 트랜지스터 회로는,제1 p-타입 트랜지스터;제1 n-타입 트랜지스터;상기 제1 p-타입 트랜지스터의 드레인 노드와 상기 제1 n-타입 트랜지스터의 게이트 노드 사이의 제1 n-노드; 및상기 제1 p-타입 트랜지스터의 게이트 노드와 상기 제1 n-타입 트랜지스터의 드레인 노드 사이의 제1 p-노드를 포함하는 지연회로
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5
제4항에 있어서,상기 제1 n-노드는, 상기 제1 시간 구간 동안, 상기 제1 p-타입 트랜지스터의 누설 전류로 인해 전원 전압으로 충전되고,상기 제1 p-노드는, 상기 제1 시간 구간 동안, 상기 제1 n-타입 트랜지스터의 누설 전류로 인해 접지 전압으로 방전되는,지연 회로
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6
제1항에 있어서,상기 제2 트랜지스터 회로는,상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로에 의해 전원 전압으로 충전되는 제2 p-노드; 및상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로에 의해 접지 전압으로 방전되는 제2 n-노드를 포함하는 지연 회로
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7
제1항에 있어서,상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로 사이에 연결된 커패시터를 포함하고,상기 지연 신호의 지연 시간은 상기 커패시터의 커패시턴스에 따라 조절되는,지연 회로
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8
제1항에 있어서,상기 제1 트랜지스터 회로는 사이즈의 조절이 가능한 제1 가변 트랜지스터를 포함하고,상기 제1 트랜지스터 회로의 누설 전류는 상기 제1 가변 트랜지스터의 상기 사이즈에 의해 조절되는,지연회로
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9
제1항에 있어서,상기 제1 트랜지스터 회로는 지연 제어 신호에 기초하여 병렬로 연결되는 트랜지스터들의 수가 조절되는 제1 병렬 트랜지스터 회로를 포함하고,상기 제1 트랜지스터 회로의 누설 전류는 상기 병렬로 연결되는 트랜지스터들의 수에 의해 조절되는,지연 회로
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10
제1항에 있어서,상기 제1 트랜지스터 회로의 누설 전류는,상기 제1 트랜지스터 회로의 바디 전압에 의해 조절되는,지연 회로
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11
제1항에 있어서,상기 제1 트랜지스터 회로의 누설 전류는,상기 제1 트랜지스터 회로의 기생 커패시턴스(parasitic capacitance)에 의해 조절되는,지연 회로
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제1항에 있어서,상기 제2 트랜지스터 회로와 연결된 제1 인버터 및 상기 제1 인버터와 연결된 제2 인버터를 더 포함하는,지연 회로
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입력 신호의 제1 시간 구간 동안 상기 입력 신호의 지연 신호를 생성하는 제1 트랜지스터 회로와, 상기 제1 트랜지스터 회로와 연결되고 상기 입력 신호의 제2 시간 구간 동안 상기 지연 신호를 생성하는 제2 트랜지스터 회로를 포함하는 지연 회로; 및상기 입력 신호에 기초하여, 상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로를 동작시키고, 상기 제2 시간 구간 동안 상기 제2 트랜지스터 회로를 동작시키는 신호 생성기를 포함하는 전자 장치
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제13항에 있어서,상기 신호 생성기는,상기 제2 시간 구간 동안 상기 입력 신호의 반전 신호에 기초하여 제2 트랜지스터 회로를 동작시키는,전자 장치
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제13항에 있어서,상기 신호 생성기는,지연 제어 신호를 통해 상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로의 누설 전류를 조절함으로써 상기 지연 신호의 지연 시간을 조절하는,전자 장치
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16
제13항에 있어서,상기 지연 회로는 상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로 사이에 연결된 커패시터를 포함하고,상기 신호 생성기는 지연 제어 신호를 통해 상기 커패시터의 커패시턴스를 조절함으로써 상기 지연 신호의 지연 시간을 조절하는,전자 장치
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제13항에 있어서,상기 신호 생성기는,지연 제어 신호를 통해 상기 제1 트랜지스터 회로의 제1 기생 커패시턴스(parasitic capacitance) 또는 상기 제2 트랜지스터 회로의 제2 기생 커패시턴스(parasitic capacitance) 중 적어도 하나를 조절함으로써 상기 지연 신호의 지연 시간을 조절하는,전자 장치
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18
제13항에 있어서,상기 제1 트랜지스터 회로는 사이즈의 조절이 가능한 제1 가변 트랜지스터를 포함하고,상기 신호 생성기는,지연 제어 신호를 통해 상기 제1 가변 트랜지스터의 상기 사이즈를 조절함으로써 상기 지연 신호의 지연 시간을 조절하는,전자 장치
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제13항에 있어서,상기 제1 트랜지스터 회로는 지연 제어 신호에 기초하여 병렬로 연결되는 트랜지스터의 수가 조절되는 제1 병렬 트랜지스터 회로를 포함하고,상기 신호 생성기는,지연 제어 신호를 통해 상기 병렬로 연결되는 트랜지스터의 수를 조절함으로써 상기 지연 신호의 지연 시간을 조절하는,전자 장치
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입력 신호에 기초하여 상기 입력 신호의 제1 시간 구간 동안 상기 입력 신호의 지연 신호를 생성하는 단계;상기 입력 신호에 기초하여 상기 입력 신호의 제2 시간 구간 동안 상기 지연 신호를 생성하는 단계; 및상기 지연 신호의 지연 시간을 조절하는 단계를 포함하는 지연 회로의 동작 방법
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