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제1 내지 제N (N은 2 이상의 정수) 아날로그-디지털 변환 스테이지들이 직렬로 연결되며, 아날로그 입력 신호를 디지털 출력 신호로 변환하는 파이프라인 아날로그-디지털 변환기에 있어서,상기 제1 아날로그-디지털 변환 스테이지는, 하나의 연산 증폭기 및 제1 및 제2 커패시터로 샘플 앤 홀드 회로(Sample and Hold Amplifier, SHA)와 멀티플라잉 디지털-아날로그 변환 회로(Multiplying Digital-to-Analog Converter, MDAC)를 제공하는 샘플링 회로를 포함하고,상기 샘플링 회로는, 상기 아날로그 입력 신호를 샘플링하는 동안 상기 연산 증폭기의 비반전 입력 단자를 접지 단자에 연결하고, 상기 연산 증폭기의 반전 입력 단자와 출력 단자를 직접 연결함으로써, 상기 연산 증폭기를 리셋하는 파이프라인 아날로그-디지털 변환기
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제1항에 있어서, 상기 제2 내지 제N 아날로그 디지털-변환 스테이지들 각각은, 하나의 연산 증폭기를 공유하는 둘 이상의 멀티플라잉 디지털-아날로그 변환 회로를 포함하는 파이프라인 아날로그-디지털 변환기
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제1항에 있어서, 상기 제1 내지 제N 아날로그 디지털-변환 스테이지들 각각은, 하나의 비교기를 공유하는 둘 이상의 플래시 아날로그-디지털 변환 회로(Flash Analog-Digital Converter, FADC)를 포함하는 파이프라인 아날로그-디지털 변환기
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제3항에 있어서, 상기 제1 내지 제N 아날로그 디지털-변환 스테이지들 각각에 포함되는 상기 둘 이상의 플래시 아날로그-디지털 변환 회로는, 소정의 기준 전압을 생성하는 전압 분배 회로를 공유하는 파이프라인 아날로그-디지털 변환기
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제3항에 있어서,상기 둘 이상의 플래시 아날로그-디지털 변환 회로가 출력하는 디지털 신호에 기초하여 상기 디지털 출력 신호를 생성하는 디지털 에러 보정부; 를 더 포함하는 파이프라인 아날로그-디지털 변환기
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삭제
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제1항에 있어서,상기 샘플링 회로는, 상기 아날로그 입력 신호가 전달되는 입력 신호 단자와, 상기 연산 증폭기의 반전 입력 단자 사이에 상기 제1 및 제2 커패시터를 연결하여 상기 아날로그 입력 신호를 샘플링하는 파이프라인 아날로그-디지털 변환기
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제7항에 있어서,상기 샘플링 회로는, 상기 연산 증폭기의 반전 입력 단자와 상기 연산 증폭기의 출력 단자 사이에 상기 제1 및 제2 커패시터를 병렬로 연결하여 샘플링한 신호를 홀딩하는 파이프라인 아날로그-디지털 변환기
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제8항에 있어서,상기 샘플링 회로는, 상기 연산 증폭기의 반전 입력 단자와 출력 단자 사이에 상기 제1 커패시터를 연결하고, 소정의 기준 신호가 전달되는 입력 신호 단자와 상기 연산 증폭기의 반전 입력 단자 사이에 상기 제2 커패시터를 연결하여 홀딩한 신호를 증폭하는 파이프라인 아날로그-디지털 변환기
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서로 직렬로 연결되는 제1 내지 제N (N은 2 이상의 정수) 스테이지를 포함하며, 아날로그 입력 신호를 디지털 출력 신호로 변환하는 파이프라인 아날로그-디지털 변환기에 있어서,상기 제1 스테이지는 하나의 연산 증폭기와 제1 및 제2 커패시터로 구현되어 상기 아날로그 입력 신호를 샘플링, 홀딩, 및 증폭하는 샘플링 회로를 포함하고,상기 샘플링 회로는, 상기 아날로그 입력 신호를 샘플링하는 동안 상기 연산 증폭기의 비반전 입력 단자를 접지 단자에 연결하고, 상기 연산 증폭기의 반전 입력 단자와 출력 단자를 직접 연결함으로써, 상기 연산 증폭기를 리셋하는 파이프라인 아날로그-디지털 변환기
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제10항에 있어서,상기 샘플링 회로는, 상기 아날로그 입력 신호를 샘플, 홀딩, 증폭하는 동안 상기 제1 및 제2 커패시터 중 적어도 하나를 상기 연산 증폭기의 입력 단자 중 적어도 하나에 연결하는 파이프라인 아날로그-디지털 변환기
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제10항에 있어서,상기 샘플링 회로는 상기 하나의 연산 증폭기와 상기 제1 및 제2 커패시터로 구현되는 플립 어라운드 샘플 앤 홀드 회로(Flip Around Sample and Hold Amplifier)를 포함하는 파이프라인 아날로그-디지털 변환기
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제10항에 있어서,상기 제2 내지 제N 스테이지는, 하나의 연산 증폭기를 공유하는 둘 이상의 멀리플라잉 디지털-아날로그 변환 회로를 포함하는 파이프라인 아날로그-디지털 변환기
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제10항에 있어서,상기 제1 내지 제N 스테이지들 각각은, 하나의 비교기를 공유하는 둘 이상의 플래시 아날로그-디지털 변환 회로를 포함하는 파이프라인 아날로그-디지털 변환기
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서로 직렬로 연결되는 제1 내지 제N 스테이지들을 가지며, 상기 제1 스테이지는 아날로그 입력 신호를 수신하고, 상기 제2 내지 제N 스테이지는 이전 스테이지로부터 잔여(residue) 아날로그 신호를 수신하여 복수의 디지털 신호를 생성하는 컨버터부; 및상기 복수의 디지털 신호에 포함되는 에러를 보정하여 디지털 출력 신호를 생성하는 디지털 에러 보정부; 를 포함하며,상기 제1 스테이지는, 상기 컨버터부의 입력 단을 구성하는 샘플 앤 홀드 회로 및 멀티플라잉 디지털-아날로그 변환 회로가 연산 증폭기 및 제1 및 제2 커패시터를 공유하도록 하여 상기 샘플 앤 홀드 회로 및 상기 멀티플라잉 디지털-아날로그 변환 회로를 하나의 샘플링 회로로 제공하며,상기 샘플링 회로가 동작하는 동안, 상기 연산 증폭기의 입력 단자 중 적어도 하나는 상기 제1 및 제2 커패시터 중 적어도 하나에 연결되며,상기 샘플링 회로는, 상기 아날로그 입력 신호를 샘플링하는 동안 상기 연산 증폭기의 비반전 입력 단자를 접지 단자에 연결하고, 상기 연산 증폭기의 반전 입력 단자와 출력 단자를 직접 연결함으로써, 상기 연산 증폭기를 리셋하는 파이프라인 아날로그-디지털 변환기
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제15항에 있어서,상기 샘플링 회로는, 상기 아날로그 입력 신호를 샘플링하는 동안 상기 연산 증폭기를 리셋하는 파이프라인 아날로그-디지털 변환기
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제15항에 있어서,상기 샘플링 회로는, 상기 아날로그 입력 신호를 샘플링하는 샘플링 동작, 샘플링한 신호를 홀딩하는 홀딩 동작, 및 홀딩한 신호를 증폭하는 증폭 동작을 순차적으로 반복하는 파이프라인 아날로그-디지털 변환기
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제15항에 있어서,상기 제2 내지 제N 스테이지는, 하나의 연산 증폭기를 공유하는 둘 이상의 멀리플라잉 디지털-아날로그 변환 회로를 포함하는 파이프라인 아날로그-디지털 변환기
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제15항에 있어서,상기 제1 내지 제N 스테이지들 각각은, 하나의 비교기를 공유하는 둘 이상의 플래시 아날로그-디지털 변환 회로를 포함하는 파이프라인 아날로그-디지털 변환기
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