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디자인에서 상기 디자인의 정보를 추출하는 정보 추출부;상기 추출된 디자인의 정보 및 파라미터에 기반하여 상기 디자인의 시뮬레이션에 결함을 주입하는 결함 주입부; 및상기 시뮬레이션에서의 상기 결함의 영항을 분석하는 결함 감내 분석부를 포함하는 결함 감내 분석 장치
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제1항에 있어서,상기 디자인은 프로세서에 대한 프로세서 디자인인 결함 감내 분석 장치
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제1항에 있어서,상기 디자인은 하드웨어 설명 언어(Hardware Description Language; HDL)로 표현되는 결함 감내 분석 장치
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제1항에 있어서,상기 정보 추출부는 프로그래밍 언어 인터페이스(Programming Language Interface; PLI)를 사용하여 상기 디자인에서 상기 디자인의 정보를 추출하는 결함 감내 분석 장치
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제1항에 있어서,상기 결함 감내 분석부는 정상적인 시뮬레이션의 정보 및 상기 결함이 주입된 상기 시뮬레이션의 정보를 비교함으로써 상기 결함의 영향을 분석하는 결함 감내 분석 장치
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제1항에 있어서,상기 결함 감내 분석부는 상기 결함이 상기 디자인이 나타내는 프로세서의 고장으로 드러나는지 여부를 판단하는 결함 감내 분석 장치
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제6항에 있어서,상기 결함 감내 분석부는 상기 결함이 상기 프로세서의 레지스터에 대해 오류를 야기하지 않으면 상기 결함은 프로세서의 고장으로 드러나지 않는 것으로 판단하는 결함 감내 분석 장치
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제6항에 있어서,상기 결함 감내 분석부는 상기 결함이 메모리의 기입에 오류를 일으키는 영향을 미치면 상기 결함을 상기 프로세서의 고장을 드러나게 하는 결함으로 판단하는 결함 감내 분석 장치
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제1항에 있어서,상기 결함 감내 분석부는 상기 디자인이 나타내는 프로세서의 결함 감내 메커니즘을 평가하는 결함 감내 분석 장치
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제9항에 있어서,상기 결함 감내 분석부는 상기 결함 감내 메커니즘을 평가함에 있어서 상기 결함 감내 메커니즘이 구비되지 않은 프로세서에 주입된 상기 결함이 상기 프로세서의 고장으로 드러나는 경우에만 상기 결함 감내 메커니즘을 평가하는 결함 감내 분석 장치
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제1항에 있어서,상기 결함 주입부는 상기 디자인이 나타내는 프로세서 내의 레지스터를 조작함으로써 상기 결함을 주입하는 결함 감내 분석 장치
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제1항에 있어서,상기 정보 추출부는 상기 디자인 내의 레지스터의 정보를 추출하는 결함 감내 분석 장치
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제12항에 있어서,상기 레지스터의 정보는 상기 레지스터의 명칭, 상기 레지스터의 비트폭, 상기 레지스터의 하드웨어 설명 언어(Hardware Description Language; HDL) 접근 경로 및 상기 레지스터의 모듈 경로 중 적어도 하나를 포함하는 결함 감내 분석 장치
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제1항에 있어서,상기 파라미터는 상기 결함의 주입의 대상을 제어하고,상기 결합의 주입의 대상은 신호 또는 모듈인 결함 감내 분석 장치
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제1항에 있어서,상기 파라미터는 상기 결함의 속성을 제어하고,상기 결함의 속성은,상기 결함의 지속시간, 상기 결함의 발생 시각, 상기 결함의 투입 위치 및 상기 결함의 개수 중 적어도 하나인 결함 감내 분석 장치
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제1항에 있어서,상기 결함 감내 분석부는 상기 시뮬레이션 동안 발생하는 상기 시뮬레이션에서의 메모리에 대한 기입의 동작을 기록하는 값 변화 덤프 모듈을 상기 메모리에 삽입하는 결함 감내 분석 장치
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제1항에 있어서,상기 결함 감내 분석부는 상기 결함이 주입되지 않은 시뮬레이션에 대한 제1 값 변화 덤프 모듈을 생성하고,상기 결함이 주입된 시뮬레이션에 대한 제2 값 변화 덤프 모듈을 생성하고,상기 제1 값 변화 덤프 모듈 및 상기 제2 값 변화 덤프 모듈을 비교함으로써 상기 결함이 상기 디자인이 나타내는 프로세서의 고장을 일으켰는지 여부를 판단하는 결함 감내 분석 장치
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디자인에서 상기 디자인의 정보를 추출하는 단계;상기 추출된 디자인의 정보 및 파라미터에 기반하여 상기 디자인의 시뮬레이션에 결함을 주입하는 단계; 및상기 시뮬레이션에서의 상기 결함의 영항을 분석하는 단계를 포함하는 결함 감내 분석 방법
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제1 디자인에 대하여 상기 제1 디자인에 주입된 결함의 제1 영향을 분석하는 단계;제2 디자인에 대하여 상기 제2 디자인에 주입된 상기 결함의 제2 영향을 분석하는 단계; 및상기 제1 영향 및 제2 영향에 기반하여 상기 제1 디자인 및 상기 제2 디자인을 비교하는 단계를 포함하는 결함 분석 방법
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제19항에 있어서,상기 제1 디자인은 결함 감내 메커니즘이 구비되지 않은 프로세서를 나타내고,상기 제2 디자인은 상기 결함 감내 메커니즘이 구비된 프로세서를 나타내고,상기 비교하는 단계에서는 상기 제1 영향 및 상기 제2 영향을 비교함으로써 상기 결함 감내 메커니즘의 효과가 판단되는 결함 분석 방법
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