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반도체 기판의 텍스쳐링 방법, 이 방법에 의해 제조된 반도체 기판 및 이를 포함하는 태양전지(METHOD FOR TEXTURING OF SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR SUBSTRATE MANUFACTURED BY THE METHOD AND SOLAR CELL COMPRISING THE SAME)

  • 기술번호 : KST2016020794
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 기판 상에 저융점 금속을 증착하는 단계, 상기 저융점 금속이 증착된 기판을 건식 에칭하는 단계 및 상기 건식 에칭된 기판으로부터 상기 금속을 제거하는 단계를 포함하는 반도체 기판의 텍스쳐링 방법, 이 방법에 따라 제조된 반도체 기판 및 이를 포함하는 태양전지를 제공한다. 본 발명에 따르면 경제적이고, 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능한 반도체 기판의 텍스쳐링 방법을 제공할 수 있고, 이렇게 제조된 반도체 기판의 경우 광흡수율이 우수하며 초박형 태양전지에 적용이 가능하다.
Int. CL H01L 31/0236 (2006.01) H01L 21/3065 (2006.01) H01L 31/0392 (2006.01) H01L 21/3105 (2006.01)
CPC H01L 31/02366(2013.01) H01L 31/02366(2013.01) H01L 31/02366(2013.01) H01L 31/02366(2013.01) H01L 31/02366(2013.01) H01L 31/02366(2013.01)
출원번호/일자 1020150082816 (2015.06.11)
출원인 한국과학기술연구원
등록번호/일자
공개번호/일자 10-2016-0146126 (2016.12.21) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2015.06.11)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 김인호 대한민국 서울특별시 성북구
2 김원목 대한민국 서울특별시 성북구
3 김준곤 대한민국 서울특별시 성북구
4 송종한 대한민국 서울특별시 성북구
5 정두석 대한민국 서울특별시 성북구
6 이택성 대한민국 서울특별시 성북구
7 이경석 대한민국 서울특별시 성북구
8 이욱성 대한민국 서울특별시 성북구
9 최준희 대한민국 서울특별시 성북구

대리인

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번호 이름 국적 주소
1 특허법인 티앤아이 대한민국 서울특별시 송파구 법원로 ***, A동 ****호(문정동, 엠스테이트)

최종권리자

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2015.06.11 수리 (Accepted) 1-1-2015-0565331-69
2 선행기술조사의뢰서
Request for Prior Art Search		 2015.11.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2015.12.10 수리 (Accepted) 9-1-2015-0077188-10
4 의견제출통지서
Notification of reason for refusal		 2016.02.22 발송처리완료 (Completion of Transmission) 9-5-2016-0135509-51
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2016.04.21 수리 (Accepted) 1-1-2016-0383433-38
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2016.04.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-0383440-58
7 의견제출통지서
Notification of reason for refusal		 2016.08.04 발송처리완료 (Completion of Transmission) 9-5-2016-0564412-72
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2016.10.04 수리 (Accepted) 1-1-2016-0959024-77
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2016.11.04 수리 (Accepted) 1-1-2016-1080529-73
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2016.11.04 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-1080530-19
11 최후의견제출통지서
Notification of reason for final refusal		 2017.03.21 발송처리완료 (Completion of Transmission) 9-5-2017-0204956-88
12 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.03.28 보정승인 (Acceptance of amendment) 1-1-2017-0304206-30
13 등록결정서
Decision to grant		 2017.04.18 발송처리완료 (Completion of Transmission) 9-5-2017-0274340-48
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번호 청구항
1 1
반도체 기판 상에 저융점 금속을 증착하는 단계;상기 저융점 금속을 증착하는 단계를 거친 기판을 열처리하는 단계;상기 저융점 금속이 증착된 기판을 건식 에칭하는 단계; 및상기 건식 에칭된 기판으로부터 상기 금속을 제거하는 단계를 포함하여 나노 구조체를 형성하되,상기 금속을 제거하는 단계를 거친 기판 상에 실리콘이산화물, 실리콘질화물 및 이들의 혼합층 중 선택된 어느 하나의 층을 증착하는 단계를 더 포함하며,상기 나노 구조체의 높이는 100 ~ 200 nm이고, 직경이 300 ~ 500 nm이고,상기 반도체 기판은 결정질 실리콘이며,상기 저융점 금속은 Sn, In, Pb, In-Sn 합금, Sn-Pb 합금 및 In-Pb 합금으로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함하는 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법
2 2
삭제
3 3
삭제
4 4
제 1 항에 있어서,상가 저융점 금속의 융점이 100 ~ 350℃인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법
5 5
삭제
6 6
제 1 항에 있어서,상기 저융점 금속을 증착하는 단계에서, 상기 저융점 금속의 증착 두께는 50nm ~ 200nm 인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법
7 7
제 1 항에 있어서,상기 건식 에칭은 반응성 이온 에칭(reactive ion etching, RIE)인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법
8 8
제 1 항에 있어서, 상기 건식 에칭에 사용되는 에칭 가스는 CF4, CHF3, SF6, Ar, Cl2 및 O2로 이루어진 군에서 선택된 어느 하나 또는 둘 이상의 혼합가스인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법
9 9
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10 10
제 1 항에 있어서,상기 저융점 금속을 증착하는 단계 전에, 상기 반도체 기판 상에 버퍼층을 증착하는 단계를 더 포함하고,상기 버퍼층은 금속산화물 박막인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법
11 11
제 10 항에 있어서,상기 금속산화물 박막은 실리콘이산화물 및 실리콘질화물로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함하는 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법
12 12
제 1 항에 있어서,상기 저융점 금속을 증착하는 단계 전에, 상기 반도체 기판 상에 버퍼층을 증착하는 단계를 더 포함하고,상기 버퍼층의 두께는 10m ~ 500nm 인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법
13 13
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14 14
삭제
15 15
제 1 항, 제 4 항, 제 6항 내지 제 8 항, 또는 제10 내지 제12 중 어느 한 항에 따라 텍스쳐링된 반도체 기판
16 16
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17 17
삭제
18 18
제 1 항, 제 4 항, 제 6항 내지 제 8 항, 또는 제10 내지 제12 중 어느 한 항에 따라 텍스쳐링된 반도체 기판을 포함하는 태양전지
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 한국과학기술연구원 신재생에너지융합핵심기술개발(전력) 이온주입법을 이용한 고효율 결정형 실리콘 태양전지용 두께 50 미크론이하 초박형 웨이퍼 제조기술 개발