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1
4×4 블록 단위로 영상의 역변환을 수행하기 위한 다수의 역변환 유닛을 구비한 역변환부;를 포함하되, 상기 역변환 유닛 각각은, 입력 픽셀값을 입력받는 입력부;상기 입력 픽셀값에 기초하여, 서로 다른 다수의 역변환을 대상으로 역변환을 위한 곱셈 연산을 수행하되, 적어도 하나의 먹스가 구비되어 있는 다수의 곱셈기를 포함하는 곱셈부;상기 다수의 곱셈기의 출력값을 이용하여 출력 픽셀값을 출력하는 출력부;다수의 제1 덧셈기, 다수의 제1 뺄셈기 및 스위치를 포함하며, 상기 입력 픽셀값을 상기 다수의 곱셈기로 전달하는 제1 경로부; 및다수의 제2 덧셈기, 다수의 제2 뺄셈기 및 다수의 제2 먹스를 포함하며, 상기 다수의 곱셈기의 출력신호를 상기 출력부로 전달하는 제2 경로부;를 포함하되, 상기 스위치, 상기 다수의 곱셈기 내의 적어도 하나의 먹스 및 상기 다수의 제2 먹스는 제어신호에 기초하여 상기 서로 다른 다수의 역변환 중 어느 하나를 수행하도록 동작하는 영상의 역변환 장치
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| 2 |
2
제1항에 있어서, 상기 서로 다른 다수의 역변환은 HEVC IDCT, HEVC IDST, VP9 IDCT, VP9 IADST 및 VP9 IWHT을 포함하되, 상기 HEVC IDCT의 곱셈 연산에 대한 계수는 A1, A2, A3이고, 상기 HEVC IDST의 곱셈 연산에 대한 계수는 B1, B2, B3, B4이고, 상기 VP9 IDCT의 곱셈 연산에 대한 계수는 C1, C2, C3이고, 상기 VP9 IADST의 곱셈 연산에 대한 계수는 D1, D2, D3, D4인 것을 특징으로 하는 영상의 역변환 장치
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| 3 |
3
제2항에 있어서, 상기 다수의 곱셈기는 곱셈기 a, 곱셈기 b, 곱셈기 c, 곱셈기 d, 곱셈기 e 및 곱셈기 f를 포함하되, 상기 곱셈기 a는 입력신호에 A2, B2, C2, D2 중 어느 한 계수를 곱하거나 바이패스하여 출력신호를 생성하고, 상기 곱셈기 b는 입력신호에 B4, D4 중 어느 한 계수를 곱하여 출력신호를 생성하고, 상기 곱셈기 c는 입력신호에 A2, C2 중 어느 한 계수를 곱하여 출력신호를 생성하고, 상기 곱셈기 d는 입력신호에 B1, D1 중 어느 한 계수를 곱하여 출력신호를 생성하고, 상기 곱셈기 e 및 상기 곱셈기 f는 입력신호에 A1, C1, A3, C3, B3, D3 중 어느 한 계수를 곱하거나 바이패스하여 출력신호를 생성하는 것을 특징으로 하는 영상의 역변환 장치
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| 4 |
4
제3항에 있어서, 상기 입력 픽셀값은 제0 입력 픽셀값, 제1 입력 픽셀값, 제2 입력 픽셀값 및 제3 입력 픽셀값을 포함하고, 상기 다수의 제1 덧셈기는 제1-1 덧셈기, 제1-2 덧셈기 및 제1-3 덧셈기를 포함하고, 상기 다수의 제2 뺄셈기는 제1-1 뺄셈기 및 제1-2 뺄셈기를 포함하되, 상기 제1-1 덧셈기는 상기 제0 입력 픽셀값과 상기 제2 입력 픽셀값 사이의 덧셈 연산을 수행하여 상기 곱셈기 a로 전달하고, 상기 제1-2 덧셈기는 상기 제2 입력 픽셀값과 상기 제3 입력 픽셀값 사이의 덧셈 연산을 수행하여 상기 곱셈기 b로 전달하고, 상기 제1-1 뺄셈기는 상기 제0 입력 픽셀값과 상기 제2 입력 픽셀값 사이의 뺄셈 연산을 수행하여 상기 곱셈기 c로 전달하고, 상기 제1-2 뺄셈기는 상기 제0 입력 픽셀값과 상기 제3 입력 픽셀값 사이의 뺄셈 연산을 수행하여 상기 곱셈기 d로 전달하고, 상기 제1-3 덧셈기는 상기 스위치의 온/오프의 상태에 따라 상기 제1-2 뺄셈기의 출력신호와 상기 제3 입력 픽셀값 사이의 덧셈 연산을 수행하거나 상기 제3 입력 픽셀값을 바이패스하여 상기 곱셈기 e로 전달하고, 상기 제1 입력 픽셀값은 상기 곱셈기 f로 직접 입력되는 것을 특징으로 하는 영상의 역변환 장치
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5
청구항 5은(는) 설정등록료 납부시 포기되었습니다
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6
제3항에 있어서, 상기 곱셈기 a는 A2, C2 및 바이패스 중 하나와 대응되는 출력신호를 출력하는 제1 출력단과, B2 및 D2 중 하나와 대응되는 출력신호를 출력하는 제2 출력단을 포함하고, 상기 곱셈기 e는 B3 및 D3 중 하나와 대응되는 출력신호를 출력하는 제1 출력단과, A3 및 C3 중 하나와 대응되는 출력신호를 출력하는 제2 출력단과, A1, C1 및 바이패스 중 하나와 대응되는 출력신호를 출력하는 제3 출력단을 포함하고, 상기 곱셈기 f는 A1 및 C1 중 하나와 대응되는 출력신호를 출력하는 제1 출력단과, A3, C3 및 바이패스 중 하나와 대응되는 출력신호를 출력하는 제2 출력단과, B3 및 D3 중 하나와 대응되는 출력신호를 출력하는 제3 출력단을 포함하고, 상기 다수의 제2 덧셈기는 제2-1 덧셈기, 제2-2 덧셈기, 제2-3 덧셈기, 제2-4 덧셈기 및 제2-5 덧셈기를 포함하고, 상기 다수의 제2 뺄셈기는 제2-1 뺄셈기, 제2-2 뺄셈기, 제2-3 뺄셈기, 제2-4 뺄셈기 및 제2-5 뺄셈기를 포함하고, 상기 제2 먹스는 제2-1 먹스, 제2-2 먹스, 제2-3 먹스, 제2-4 먹스, 제2-5 먹스, 제2-6 먹스, 제2-7 먹스, 제2-8 먹스, 제2-9 먹스 및 제2-10 먹스를 포함하는 것을 특징으로 하는 영상의 역변환 장치
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7
청구항 7은(는) 설정등록료 납부시 포기되었습니다
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8
청구항 8은(는) 설정등록료 납부시 포기되었습니다
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9
청구항 9은(는) 설정등록료 납부시 포기되었습니다
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10
청구항 10은(는) 설정등록료 납부시 포기되었습니다
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11
제3항에 있어서, 상기 A1은 36이고, 상기 A2은 64이고, 상기 A3은 83이고, 상기 B1은 29이고, 상기 B2은 55이고, 상기 B3은 74이고, 상기 B4은 84이고, 상기 C1은 6270이고, 상기 C2은 11585이고, 상기 C3은 15137이고,상기 D1은 5283이고, 상기 D2은 9929이고, 상기 D3은 13377이고, 상기 D4은 15212인 것을 특징으로 하는 영상의 역변환 장치
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| 12 |
12
청구항 12은(는) 설정등록료 납부시 포기되었습니다
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13
청구항 13은(는) 설정등록료 납부시 포기되었습니다
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14
청구항 14은(는) 설정등록료 납부시 포기되었습니다
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15
청구항 15은(는) 설정등록료 납부시 포기되었습니다
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16
청구항 16은(는) 설정등록료 납부시 포기되었습니다
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17
4×4 블록 단위로 영상의 역변환을 수행하기 위한 다수의 역변환 유닛을 구비한 역변환부;를 포함하되, 상기 역변환 유닛 각각은, 입력 픽셀값을 입력받는 입력부;다수의 덧셈기, 다수의 뺄셈기, 다수의 먹스 및 하나의 스위치를 포함하며, 상기 입력 픽셀값에 기초하여 HEVC IDCT, HEVC IDST, VP9 IDCT, VP9 IADST 및 VP9 IWHT 중 어느 하나를 수행하기 위한 덧셈, 뺄셈 및 곱셈을 수행하는 연산부; 상기 연산부의 출력값을 이용하여 출력 픽셀값을 출력하는 출력부; 및다수의 먹스 및 하나의 스위치를 제어하기 위한 제어신호를 생성하는 제어부;를 포함하는 영상의 역변환 장치
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