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SRAM(Static Random Access Memory) 셀;제1 비트라인과 상기 제1 비트라인과 다른 제2 비트라인을 통해 상기 SRAM 셀에 접속되고, 상기 SRAM 셀에 저장된 데이터를 센싱하는 센싱 회로; 및상기 제1 및 제2 비트라인을 통해 상기 SRAM 셀에 접속되고, 상기 제1 비트라인을 공급전압보다 낮은 제1 전압으로 프리차지하고, 상기 제2 비트라인을 상기 공급전압보다 낮고 상기 제1 전압과 다른 제2 전압으로 프리차지하는 비트라인 전압 조절 회로를 포함하는 반도체 메모리 장치
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제 1항에 있어서,상기 비트라인 전압 조절 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고,상기 제1 전압은 상기 공급전압보다 상기 제2 트랜지스터의 문턱전압만큼 낮은 값이고,상기 제2 전압은 상기 공급전압보다 상기 제1 트랜지스터의 문턱전압만큼 낮은 값인 반도체 메모리 장치
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제 2항에 있어서,상기 제1 트랜지스터의 게이트 노드는 상기 제2 비트라인에 연결되고, 상기 제2 트랜지스터의 게이트 노드는 상기 제1 비트라인에 연결된 반도체 메모리 장치
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제 3항에 있어서,상기 비트라인 전압 조절 회로는,상기 제1 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제3 트랜지스터와, 상기 제2 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제4 트랜지스터를 더 포함하는 반도체 메모리 장치
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제 4항에 있어서,상기 제1 내지 제4 트랜지스터는 각각 P형 MOSFET인 반도체 메모리 장치
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제 1항에 있어서,상기 비트라인 전압 조절 회로는, 프리차지 동작 시, 상기 제1 비트라인을 상기 제1 전압으로 프리차지하고, 상기 제2 비트라인을 상기 제2 전압으로 프리차지하고,상기 프리차지 동작 후의 리드 동작 시, 상기 제1 전압과 상기 제2 전압의 차이 값을 증폭시키는 반도체 메모리 장치
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제 6항에 있어서,상기 비트라인 전압 조절 회로는, 상기 센싱 회로의 센싱 동작 종료 후, 상기 제1 비트라인과 상기 제2 비트라인의 전압을 동일하게 하는(equalize) 반도체 메모리 장치
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제1 및 제2 비트라인 사이에 접속된 메모리 셀; 및상기 제1 및 제2 비트라인 사이에 접속되고, 상기 제1 비트라인에 제1 프리차지 전압을 제공하고, 상기 제2 비트라인에 제2 프리차지 전압을 제공하는 비트라인 전압 조절 회로를 포함하고,상기 비트라인 전압 조절 회로는 제1 트랜지스터와 제2 트랜지스터와 제1 스위치와 제2 스위치를 포함하고,상기 제1 트랜지스터의 게이트 노드는 상기 제2 비트라인에 연결되고, 상기 제1 트랜지스터의 게이트 노드와 드레인 노드는 상기 제1 스위치에 연결되고,상기 제2 트랜지스터의 게이트 노드는 상기 제1 비트라인에 연결되고,상기 제2 트랜지스터의 게이트 노드와 드레인 노드는 상기 제2 스위치에 연결되는 반도체 메모리 장치
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제 8항에 있어서,상기 제1 프리차지 전압과 상기 제2 프리차지 전압은 서로 다른 반도체 메모리 장치
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제 9항에 있어서,상기 제1 프리차지 전압은 공급전압보다 상기 제2 트랜지스터의 문턱전압만큼 낮은 값이고,상기 제2 프리차지 전압은 상기 공급전압보다 상기 제1 트랜지스터의 문턱전압만큼 낮은 값인 반도체 메모리 장치
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제 8항에 있어서,상기 제1 및 제2 비트라인에 대해 프리차지 동작 시, 상기 제1 및 제2 스위치는 스위칭 온(switching on)되는 반도체 메모리 장치
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제 11항에 있어서,상기 메모리 셀에 대해 센싱 동작 시, 상기 제1 및 제2 스위치는 스위칭 오프(switching off)되는 반도체 메모리 장치
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제 11항에 있어서,상기 제1 및 제2 스위치는 각각 P형 MOSFET을 포함하는 반도체 메모리 장치
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제 8항에 있어서,상기 제1 트랜지스터의 드레인 노드와 상기 제1 비트라인 사이에 접속된 제3 스위치와,상기 제2 트랜지스터의 드레인 노드와 상기 제2 비트라인 사이에 접속된 제4 스위치를 더 포함하는 반도체 메모리 장치
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제 14항에 있어서,상기 메모리 셀에 대해 센싱 동작 시, 상기 제3 및 제4 스위치는 스위치 온되는 반도체 메모리 장치
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SRAM(Static Random Access Memory) 셀;상기 SRAM 셀에 저장된 데이터를 센싱하는 센싱 회로; 및제1 및 제2 비트라인을 통해 상기 SRAM 셀에 접속되는 비트라인 전압 조절 회로를 포함하고,프리차지 구간에, 상기 비트라인 전압 조절 회르는 상기 제1 비트라인에 제1 프리차지 전압을 제공하고, 상기 제2 비트라인에 제2 프리차지 전압을 제공하고, 상기 제1 프리차지 전압과 상기 제2 프리차지 전압은 다르고,센싱 구간에, 상기 제1 비트라인의 전압은 하강하고, 상기 제2 비트라인의 전압은 상승하는 반도체 메모리 장치
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제 16항에 있어서,상기 비트라인 전압 조절 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고,상기 제1 트랜지스터의 게이트 노드는 상기 제2 비트라인에 연결되고, 상기 제2 트랜지스터의 게이트 노드는 상기 제1 비트라인에 연결된 반도체 메모리 장치
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제 17항에 있어서,상기 제1 프리차지 전압은 공급전압보다 상기 제2 트랜지스터의 문턱전압만큼 낮은 값이고,상기 제2 프리차지 전압은 상기 공급전압보다 상기 제1 트랜지스터의 문턱전압만큼 낮은 값인 반도체 메모리 장치
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제 18항에 있어서,상기 제1 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제1 스위치와,상기 제2 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제2 스위치를 더 포함하는 반도체 메모리 장치
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제 18항에 있어서,상기 제1 트랜지스터의 드레인 노드와 상기 제1 비트라인 사이에 접속된 제3 스위치와, 상기 제2 트랜지스터의 드레인 노드와 상기 제2 비트라인 사이에 접속된 제4 스위치를 더 포함하는 반도체 메모리 장치
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