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터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이(CAPACITORLESS 1T DRAM CELL DEVICE USING TUNNELING FIELD EFFECT TRANSISTOR, FABRICATION METHOD THEREOF AND MEMORY ARRAY USING THE SAME)

  • 기술번호 : KST2017008293
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 소스 영역의 하부에 소스 영역과 반대 타입이고 드레인 영역과 동일한 타입의 불순물로 하부 소스 영역을 형성하고, 하부 소스 영역과 드레인 영역 사이의 바디 영역 하부에 전위우물이 형성되도록 함으로써, MOSFET의 구조를 이용한 1T 디램 셀 소자와 같이 바디 영역에 전위우물을 가지면서, 동작은 TFET과 같이 할 수 있게 하는 터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이를 제공한다.
Int. CL H01L 27/108 (2006.01.01) H01L 29/73 (2006.01.01) H01L 29/10 (2006.01.01) H01L 27/12 (2006.01.01) H01L 21/762 (2006.01.01) H01L 29/78 (2006.01.01) H01L 29/423 (2006.01.01)
CPC H01L 27/10805(2013.01) H01L 27/10805(2013.01) H01L 27/10805(2013.01) H01L 27/10805(2013.01) H01L 27/10805(2013.01) H01L 27/10805(2013.01) H01L 27/10805(2013.01)
출원번호/일자 1020150157129 (2015.11.10)
출원인 서강대학교산학협력단
등록번호/일자 10-2032221-0000 (2019.10.08)
공개번호/일자 10-2017-0055031 (2017.05.19) 문서열기
공고번호/일자 (20191016) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항 심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2015.11.10)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 최우영 대한민국 서울특별시 마포구
2 전우영 대한민국 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서강대학교산학협력단 서울특별시 마포구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2015.11.10 수리 (Accepted) 1-1-2015-1091958-69
2 선행기술조사의뢰서
Request for Prior Art Search		 2016.12.13 수리 (Accepted) 9-1-9999-9999999-89
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
4 선행기술조사보고서
Report of Prior Art Search		 2017.02.10 수리 (Accepted) 9-1-2017-0003631-58
5 의견제출통지서
Notification of reason for refusal		 2017.03.09 발송처리완료 (Completion of Transmission) 9-5-2017-0177009-42
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.05.02 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0425906-31
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.05.02 수리 (Accepted) 1-1-2017-0425913-51
8 거절결정서
Decision to Refuse a Patent		 2017.09.13 발송처리완료 (Completion of Transmission) 9-5-2017-0642552-08
9 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)		 2017.10.12 보정승인 (Acceptance of amendment) 1-1-2017-1001109-60
10 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.10.12 수리 (Accepted) 1-1-2017-1001122-54
11 보정각하결정서
Decision of Rejection for Amendment		 2017.11.01 발송처리완료 (Completion of Transmission) 9-5-2017-0764051-63
12 거절결정서
Decision to Refuse a Patent		 2017.11.01 발송처리완료 (Completion of Transmission) 9-5-2017-0764052-19
13 심사관의견요청서
Request for Opinion of Examiner		 2018.01.23 수리 (Accepted) 7-8-2018-0001783-16
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
15 등록결정서
Decision to grant		 2019.08.30 발송처리완료 (Completion of Transmission) 9-5-2019-0625797-02
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판에 수평으로 일정거리 떨어져 서로 반대 타입의 불순물로 도핑되어 형성된 소스 영역과 드레인 영역;상기 소스 영역과 상기 드레인 영역 사이에 채널이 형성되는 바디 영역;상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트;상기 소스 영역의 하부에 상기 소스 영역과 반대 타입이고 상기 드레인 영역과 동일한 타입의 불순물로 도핑되어 형성된 하부 소스 영역;상기 하부 소스 영역, 상기 바디 영역 및 상기 드레인 영역의 하부에 형성된 바닥 절연막; 및상기 하부 소스 영역과 상기 드레인 영역 사이의 상기 바디 영역의 하부에서 전기적으로 고립되도록 형성된 전위우물을 포함하여 구성되되,상기 전위우물은 상기 하부 소스 영역과 상기 드레인 영역과는 pn 접합으로 전기적으로 고립되나, 상기 소스 영역과는 동일한 타입의 불순물로 형성되어 전기적으로 연결된 것이고,상기 하부 소스 영역은 일 방향으로 배열된 셀들과 전기적으로 연결되도록 일체의 도전성 라인으로 형성되어 전압 인가로 상기 전위우물을 제어하는 것을 특징으로 하는 1T 디램 셀 소자
2 2
제 1 항에 있어서,상기 소스 영역은 P형 불순물 고농도 도핑층(P+ 영역)이고,상기 하부 소스 영역 및 상기 드레인 영역은 N형 불순물 고농도 도핑층(N+ 영역)이고,상기 바디 영역은 상기 소스 영역보다 저농도로 도핑된 P형 불순물 저농도 도핑층(P 영역)인 것을 특징으로 하는 1T 디램 셀 소자
3 3
제 1 항에 있어서,상기 소스 영역은 N형 불순물 고농도 도핑층(N+ 영역)이고,상기 하부 소스 영역과 상기 드레인 영역은 P형 불순물 고농도 도핑층(P+ 영역)이고,상기 바디 영역은 상기 소스 영역보다 저농도로 도핑된 N형 불순물 저농도 도핑층(N 영역)인 것을 특징으로 하는 1T 디램 셀 소자
4 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 전위우물은 상기 바디 영역 및 상기 드레인 영역의 양 측면에 형성된 측면 절연막에 의하여 전기적으로 고립되도록 형성된 것을 특징으로 하는 1T 디램 셀 소자
5 5
제 4 항에 있어서,상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고,상기 바닥 절연막은 상기 SOI 기판의 매몰 산화막인 것을 특징으로 하는 1T 디램 셀 소자
6 6
삭제
7 7
삭제
8 8
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 게이트는 finFET, triple-gate 및 GAA(gate-all-around) 중 하나의 형상을 갖는 것을 특징으로 하는 1T 디램 셀 소자
9 9
반도체 기판을 식각하고 측면 절연막을 형성하여 액티브 영역을 정의하는 제 1 단계;상기 액티브 영역 상에 게이트 절연막을 형성하는 제 2 단계;상기 게이트 절연막 상에 게이트를 형성하는 제 3 단계;상기 게이트 절연막 및 상기 게이트의 상부에 이온주입 차폐층을 형성한 후 상기 게이트의 일 측만 열어 상기 액티브 영역과 반대되는 제 1 도전형을 갖는 불순물 주입으로 드레인 영역을 형성하는 제 4 단계; 및상기 게이트 절연막 및 상기 게이트의 상부에 이온주입 차폐층을 형성한 후 상기 게이트의 타 측만 열어 상기 제 1 도전형을 갖는 불순물 주입으로 하부 소스 영역 및 상기 제 1 도전형과 반대되고 상기 액티브 영역과 같은 제 2 도전형을 갖는 불순물 주입으로 소스 영역을 각각 주입에너지를 달리하며 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 1T 디램 셀 소자의 제조방법
10 10
반도체 기판을 식각하고 측면 절연막을 형성하여 액티브 영역을 정의하는 제 1 단계;상기 액티브 영역 상에 게이트 절연막을 형성하는 제 2 단계;상기 게이트 절연막 상에 게이트를 형성하는 제 3 단계;상기 게이트 절연막 및 상기 게이트의 상부에 이온주입 차폐층을 형성한 후 상기 게이트의 일 측만 열어 상기 액티브 영역과 반대되는 제 1 도전형을 갖는 불순물 주입으로 드레인 영역을 형성하는 제 4 단계; 및상기 게이트 절연막 및 상기 게이트의 상부에 이온주입 차폐층을 형성한 후 상기 게이트의 타 측만 열어 상기 제 1 도전형을 갖는 불순물 주입으로 하부 소스 영역 및 상기 제 1 도전형과 반대되고 상기 액티브 영역과 같은 제 2 도전형을 갖는 불순물 주입으로 소스 영역을 각각 주입에너지를 달리하며 형성하는 제 5 단계를 포함하되,상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고,상기 제 1 단계에서 상기 반도체 기판의 식각 및 상기 측면 절연막의 형성은 상기 제 5 단계에서 상기 하부 소스 영역 및 상기 소스 영역을 제외하고 이웃 셀과 전기적으로 격리되도록 형성하는 것을 특징으로 하는 1T 디램 셀 소자의 제조방법
11 11
삭제
12 12
제 1 항의 1T 디램 셀 소자가 복수 개 배열된 메모리 어레이에서,열 방향으로 배열된 상기 각 1T 디램 셀 소자의 게이트는 워드 라인으로 형성되고,행 방향으로 배열된 상기 각 1T 디램 셀 소자의 드레인 영역은 컨택 플러그를 통하여 상기 워드 라인과 수직인 비트 라인에 연결되고,상기 각 1T 디램 셀 소자의 소스 영역은 열 방향으로 상기 워드 라인과 나란하게 공통 소스 라인으로 형성된 것을 특징으로 하는 메모리 어레이
13 13
제 12 항에 있어서,상기 각 1T 디램 셀 소자의 하부 소스 영역은 열 방향으로 상기 워드 라인과 나란하게 일체의 도전성 라인으로 형성된 것을 특징으로 하는 메모리 어레이
14 14
제 13 항에 있어서,상기 도전성 라인을 통하여 상기 각 1T 디램 셀 소자의 전위우물을 제어하는 것을 특징으로 하는 메모리 어레이
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 서강대학교산학협력단 대학ICT연구센터육성지원사업 정보통신용 아날로그IP 기술 개발
2 산업통상자원부 서강대학교산학협력단 산업융합원천기술개발사업 0.7 V 이하 저전압 구동을 위한 Post-CMOS 미래 반도체소자 원천기술 개발